一种时钟管理装置及雷达寻找成像目标回波模拟器制造方法及图纸

本实用新型专利技术公开了一种时钟管理装置及雷达寻找成像目标回波模拟器，该时钟管理装置包括：FPGA芯片和时钟芯片，该FPGA芯片包括依次连接的数据配置模块、时钟命令生成模块和第一发送模块，其中：FPGA芯片的输出端与时钟芯片的输入端通过SPI总线连接；FPGA芯片的数据配置模块根据用户需求时钟参数的配置，时钟命令生成模块根据时钟参数生成时钟命令，而后第一发送模块将时钟命令发送至时钟芯片，时钟芯片对时钟命令进行解析，生成多路时钟信号发送至相应的控制对象。通过本实用新型专利技术提供的时钟管理装置及雷达寻找成像目标回波模拟器可以避免板上同时需要多路时钟时造成产生的时钟频率和时钟相位不满足设计要求的情况。

A clock management device and radar echo simulator for imaging targets

The utility model discloses a clock management device and radar search imaging target echo simulator. The clock management device includes FPGA chip and clock chip. The FPGA chip includes a data configuration module, a clock command generation module and a first sending module, which are connected in turn. The output and clock core of the FPGA chip are included. The input end of the chip is connected through the SPI bus; the data configuration module of the FPGA chip is based on the configuration of the clock parameters of the user's demand. The clock command generation module generates the clock command according to the clock parameter, and then the first sending module sends the clock command to the clock chip. The clock chip parses the clock command and generates the multiple clock. The signal is sent to the corresponding control object. The clock management device provided by the utility model and the radar search for the imaging target echo simulator can avoid the situation that the clock frequency and clock phase generated by the multiple clock on board can not meet the design requirements.

【技术实现步骤摘要】
一种时钟管理装置及雷达寻找成像目标回波模拟器
本技术涉及电子通讯
，特别是涉及一种时钟管理装置及雷达寻找成像目标回波模拟器。
技术介绍
现有的时钟配置方案很多，但大多数时钟配置方案都是基于外部晶振或者是两片FPGA芯片中的一片去产生一路相应的时钟控制一片FPGA或其他芯片。现有技术中采用FPGA或者外部晶振控制时钟产生的芯片只能产生单路的可靠时钟，而当需要多路时钟或者需要不同时钟频率或相位的时钟时，采用FPGA或者外部晶振产生时钟就会造成产生的时钟不稳定或可靠性差。因此，提供一种时钟管理装置，实现产生多路可靠的相位稳定且频率可变的时钟，达到控制的稳定性及可靠性是本领域技术人员亟待解决的问题。
技术实现思路
本技术的目的在于提出一种时钟管理装置及雷达寻找成像目标回波模拟器，以产生多路可靠的相位稳定且频率可变的时钟，达到控制的稳定性及可靠性。为达到上述目的，本技术提供了以下技术方案：一种时钟管理装置，包括：FPGA芯片和至少一个时钟芯片，所述FPGA芯片包括：数据配置模块、时钟命令生成模块和第一发送模块，且所述数据配置模块、所述时钟命令生成模块和所述第一发送模块依次连接，其中：所述FPGA芯片的输出端与所述时钟芯片的输入端通过SPI总线连接；所述FPGA芯片的所述数据配置模块根据用户需求进行时钟参数的配置，所述时钟命令生成模块根据所述时钟参数生成时钟命令，所述第一发送模块将所述时钟命令发送至所述时钟芯片；所述时钟芯片对所述时钟命令进行解析，生成多路时钟信号发送至相应的控制对象。其中，所述时钟芯片包括：时钟命令接收模块、配置参数解析模块、时钟生成模块和第二发送模块，其中：所述时钟命令接收模块接收所述FPGA芯片发送的所述时钟命令；所述配置参数解析模块与所述时钟命令接收模块相连对所述时钟命令进行解析，得到解析参数；所述时钟生成模块与所述配置参数解析模块相连根据所述解析参数生成多路时钟；所述第二发送模块与所述时钟生成模块相连，将所述多路时钟发送至相应的控制对象。优选的，所述FPGA芯片的型号为XC7VX690T-2FFG1927I。优选的，所述时钟芯片的型号为CDCM6208V1RGZR。一种雷达寻找成像目标回波模拟器，包括：上述所述的时钟管理装置，所述时钟管理装置包括：FPGA芯片和至少一个时钟芯片，所述FPGA芯片包括：数据配置模块、时钟命令生成模块和第一发送模块，且所述数据配置模块、所述时钟命令生成模块和所述第一发送模块依次连接，其中：所述FPGA芯片的输出端与所述时钟芯片的输入端通过SPI总线连接；所述FPGA芯片的所述数据配置模块根据用户需求进行时钟参数的配置，所述时钟命令生成模块根据所述时钟参数生成时钟命令，所述第一发送模块将所述时钟命令发送至所述时钟芯片；所述时钟芯片对所述时钟命令进行解析，生成多路时钟信号发送至相应的控制对象。经由上述的技术方案可知，与现有技术相比，本技术公开了一种时钟管理装置及雷达寻找成像目标回波模拟器，该时钟管理装置包括：FPGA芯片和时钟芯片，该FPGA芯片包括依次连接的数据配置模块、时钟命令生成模块和第一发送模块，其中：FPGA芯片的输出端与时钟芯片的输入端通过SPI总线连接；FPGA芯片的数据配置模块根据用户需求时钟参数的配置，时钟命令生成模块根据时钟参数生成时钟命令，而后第一发送模块将时钟命令发送至时钟芯片，时钟芯片对时钟命令进行解析，生成多路时钟信号发送至相应的控制对象。本技术通过一片FPGA芯片产生控制信号和控制时钟的时钟参数，时钟芯片接收到配置时钟参数将会产生其他芯片需要的时钟信号，从而可以通过一片FPGA芯片控制时钟芯片产生多片具有不同时钟需求的时钟信号满足多片FPGA芯片的时钟需求，同时产生的时钟并行性和相位都比较准确，避免板上同时需要多路时钟时造成产生的时钟频率和时钟相位不满足设计要求的情况。附图说明为了更清楚地说明本技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。图1为本技术实施例提供的一种时钟管理装置的结构示意图；图2为本技术实施例提供的一种时钟管理装置的具体结构示意图。具体实施方式下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。请参阅附图1，图1为本技术实施例提供一种时钟管理装置的结构示意图。如图1所示，本实施例提供了一种时钟管理装置，包括：FPGA芯片1和至少一个时钟芯片2，FPGA芯片1包括：数据配置模块11、时钟命令生成模块12和第一发送模块13，且数据配置模块11、时钟命令生成模块12和第一发送模块13依次连接，其中：FPGA芯片1的输出端与时钟芯片2的输入端通过SPI总线连接；FPGA芯片的数据配置模块11根据用户需求进行时钟参数的配置，时钟命令生成模块12根据时钟参数生成时钟命令，第一发送模块13将时钟命令发送至时钟芯片；时钟芯片2对时钟命令进行解析，生成多路时钟信号发送至相应的控制对象。具体的，时钟管理装置上电后，FPGA芯片1中的控制程序启动，根据用户的需求配置时钟参数，然后根据时钟参数生成时钟信号去控制时钟芯片2按照配置的时钟参数生成多路时钟，并通过时钟芯片2发送给需要时钟的芯片。本技术原理：通过一片FPGA芯片产生控制信号和控制时钟的时钟参数，然后控制时钟芯片，时钟芯片接收到配置时钟参数就会产生其他芯片需要的时钟信号，从而可以通过一片FPGA芯片控制时钟芯片产生多片具有不同时钟需求的时钟信号满足多片FPGA芯片的时钟需求，同时产生的时钟并行性和相位都比较准确，避免板上同时需要多路时钟时造成产生的时钟频率和时钟相位不满足设计要求的情况。请参阅附图2，图2为本技术实施例提供的一种时钟管理装置的结构示意图。如图2所示，时钟芯片2包括：时钟命令接收模块21、配置参数解析模块22、时钟生成模块23和第二发送模块24，其中：时钟命令接收模块21接收FPGA芯片1发送的时钟命令；配置参数解析模块22与时钟命令接收模块21相连，对时钟命令进行解析，得到解析参数；时钟生成模块23与配置参数解析模块22相连，根据解析参数生成多路时钟；第二发送模块24与时钟生成模块23相连，将多路时钟发送至相应的控制对象。具体的，FPGA芯片1根据用户需求配置时钟参数生成时钟命令发送至时钟芯片2，目前市面上所提供的FPGA芯片一般均可实现。其型号可以为XC7VX690T-2FFG1927I，但是不仅限于该型号的时钟芯片。具体的，时钟芯片2接收所述时钟命令并进行解析，并根据解析出的不同解析参数生成多路时钟发送至相应的控制对象，其型号可以为CDCM6208V1RGZR，但是不仅限于该型号的时钟芯片。如图2所示，系统工作时，FPGA芯片1的数据配置模块11根据用户的需求配置时钟参数，时钟命令生成本文档来自技高网...

【技术保护点】
1.一种时钟管理装置，其特征在于，包括：FPGA芯片和至少一个时钟芯片，所述FPGA芯片包括：数据配置模块、时钟命令生成模块和第一发送模块，且所述数据配置模块、所述时钟命令生成模块和所述第一发送模块依次连接，其中：所述FPGA芯片的输出端与所述时钟芯片的输入端通过SPI总线连接；所述FPGA芯片的所述数据配置模块根据用户需求进行时钟参数的配置，所述时钟命令生成模块根据所述时钟参数生成时钟命令，所述第一发送模块将所述时钟命令发送至所述时钟芯片；所述时钟芯片对所述时钟命令进行解析，生成多路时钟信号发送至相应的控制对象。

【技术特征摘要】
1.一种时钟管理装置，其特征在于，包括：FPGA芯片和至少一个时钟芯片，所述FPGA芯片包括：数据配置模块、时钟命令生成模块和第一发送模块，且所述数据配置模块、所述时钟命令生成模块和所述第一发送模块依次连接，其中：所述FPGA芯片的输出端与所述时钟芯片的输入端通过SPI总线连接；所述FPGA芯片的所述数据配置模块根据用户需求进行时钟参数的配置，所述时钟命令生成模块根据所述时钟参数生成时钟命令，所述第一发送模块将所述时钟命令发送至所述时钟芯片；所述时钟芯片对所述时钟命令进行解析，生成多路时钟信号发送至相应的控制对象。2.根据权利要求1所述的时钟管理装置，其特征在于，所述时钟芯片包括：时钟命令接收模块、配置参数解析模块、时钟生成模...

【专利技术属性】
技术研发人员：殷歌，
申请(专利权)人：北京润科通用技术有限公司，
类型：新型
国别省市：北京,11