半导体器件及其制造方法技术

一种半导体器件包括衬底和在衬底上形成的第一源极/漏极区。所述半导体器件还包括在第一源极/漏极区上形成的沟道以及在所述沟道上形成的第二源极/漏极区。所述半导体器件还包括在所述沟道的外表面上形成的栅电极以及在所述衬底上形成的金属焊盘。所述金属焊盘的上表面的高度与所述栅电极的上表面的长度相同。

Semiconductor devices and their manufacturing methods

A semiconductor device includes a substrate and a first source / drain region formed on the substrate. The semiconductor device also includes a channel formed on the first source / drain region and a second source / drain region formed on the channel. The semiconductor device also includes a gate electrode formed on the outer surface of the channel and a metal pad formed on the substrate. The height of the upper surface of the metal pad is the same as that of the upper surface of the grid electrode.

【技术实现步骤摘要】
半导体器件及其制造方法相关申请的交叉引用本申请要求于2017年1月13日提交的美国临时申请No.62/445,960和于2017年12月15日提交的美国非临时申请No.15/843,765的优先权。
本专利技术通常涉及具有金属触点的半导体器件和制造具有金属触点的半导体器件的方法。
技术介绍
在制造半导体器件时，可以使用多个金属触点来将场效应晶体管(FET)的栅极、漏极、源极触点电连接到另一电路。例如，在垂直沟道FET中，所述多个金属触点可以包括柱状结构并且沿与半导体器件的衬底的表面垂直的方向设置。金属触点的尺寸可以彼此不同。为了形成具有不同尺寸的多个金属触点，可能需要多个蚀刻工艺。
技术实现思路
根据本专利技术构思的示例性实施例，半导体器件包括衬底以及在所述衬底上形成的第一源极/漏极区。所述半导体器件还包括在第一源极/漏极区上形成的沟道以及在所述沟道上形成的第二源极/漏极区。所述半导体器件还包括在所述沟道的外表面上形成的栅电极以及在所述衬底上形成的金属焊盘。所述金属焊盘的上表面的高度与所述栅电极的上表面的高度相同。根据本专利技术构思的示例性实施例，一种用于制造半导体器件的方法包括：在衬底中形成第一源极/漏极区；以及在所述第一源极/漏极区上形成沟道。所述方法还包括在所述沟道上形成第二源极/漏极区。所述方法还包括：在所述沟道的外表面上形成栅电极，以及在所述衬底上形成金属焊盘。形成所述栅电极和形成所述金属焊盘同时发生。根据本专利技术构思的示例性实施例，半导体器件包括第一场效应晶体管(FET)。所述第一FET包括：在衬底上形成的第一底部源极/漏极区；包括外表面并且在所述第一底部源极/漏极区上形成的的第一沟道；在所述第一沟道上形成的第一上部源极/漏极区；以及在所述衬底上形成的第一金属焊盘。所述半导体器件包括第二场效应晶体管(FET)。所述第二FET包括：在所述衬底上形成的第二底部源极/漏极区；包括外表面并且在所述第二底部源极/漏极区上形成的的第二沟道；在所述第二沟道上形成的第二上部源极/漏极区；以及在所述衬底上形成的第二金属焊盘。所述半导体器件还包括在所述第一沟道和所述第二沟道的外表面上形成的栅电极。所述第一金属焊盘的高度和所述第二金属焊盘的高度与所述栅电极的高度相同。根据本专利技术构思的示例性实施例，一种用于制造半导体器件的方法包括：在衬底上形成第一空间层、硅化物层以及包括第一绝缘层和垂直沟道在内的叠层。所述方法还包括：在所述第一空间层、所述硅化物层和所述叠层上形成栅极金属层，以及在所述栅极金属层和所述叠层上方形成第二间隔层。所述方法还包括：在所述第二间隔层上方形成有机平坦化层(OPL)，并且去除所述OPL的一部分、所述第二间隔层和所述栅极金属层以暴露所述第一间隔层的一部分。所述方法还包括：去除所述OPL的剩余部分，并且在所述第二间隔层、所述栅极金属层和所述叠层上方形成第三间隔层。所述方法还包括：在所述第二间隔层上方形成第二绝缘层，去除所述叠层的第一绝缘层，在所述垂直沟道上形成上部源极/漏极区，以及在所述第二源极/漏极区上形成第四间隔层。所述方法还包括：在所述第二源极/漏极区上形成第三绝缘层，在所述硅化物层和所述第一间隔层上同时形成第一孔和第二孔，以及在所述第二源极/漏极区上形成第三孔。所述硅化物层上的栅极金属层的高度与所述第一间隔层上的栅极金属层的高度相同。根据本专利技术构思的示例性实施例，一种用于构建集成电路的方法包括：分别在衬底上形成硅化物层、第一间隔层和包括多个层在内的叠层。所述叠层被所述第一间隔层包围，并所述且硅化物层和所述第一间隔层彼此紧邻地定位。所述方法还包括在所述第一间隔层和所述硅化物层上形成金属层。所述方法还包括在所述金属层上形成光致抗蚀剂层，并且对所述光致抗蚀剂层进行构图。所述方法还包括去除在位于所述硅化物层和所述叠层之间的所述第一间隔层的第一部分上形成的金属层的第一部分。所述方法还包括在所述硅化物层上形成所述金属层的第二部分以及在所述第一间隔层的第二部分上形成所述金属层的第三部分。所述第二部分的厚度与所述第三部分的厚度相同。所述方法仍然包括制造包括所述金属层的第二部分和第三部分在内的集成电路。附图说明通过参考附图详细描述本专利技术构思的示例性实施例，本专利技术构思的以上和其他特征将更显而易见，其中：图1是根据本专利技术构思的示例性实施例的半导体器件的截面图；图2是示出了根据本专利技术构思的示例性实施例的半导体器件的制造期间在衬底上形成多个层的截面图；图3是示出了根据本专利技术构思的示例性实施例的半导体器件的制造期间形成底部间隔物的截面图；图4是示出了根据本专利技术构思的示例性实施例的半导体器件的制造期间形成绝缘氧化物的截面图；图5是示出了根据本专利技术构思的示例性实施例的半导体器件的制造期间绝缘氧化物的回蚀的截面图；图6是示出了根据本专利技术构思的示例性实施例的半导体器件的制造期间形成硅化物层的截面图；图7是示出了根据本专利技术构思的示例性实施例的半导体器件的制造期间绝缘氧化物去除和栅极电介质层形成的截面图；图8是示出了根据本专利技术构思的示例性实施例的半导体器件的制造期间形成栅电极的截面图；图9是示出了根据本专利技术构思的示例性实施例的半导体器件的制造期间栅电极凹入和间隔物形成的截面图；图10是示出了根据本专利技术构思的示例性实施例的半导体器件的制造期间用于光学平坦化层(OPL)的光刻工艺的截面图；图11是示出了根据本专利技术构思的示例性实施例的半导体器件的制造期间去除OPL和栅电极的截面图；图12是示出了根据本专利技术构思的示例性实施例的半导体器件的制造期间去除OPL的截面图；图13是示出了根据本专利技术构思的示例性实施例的半导体器件的制造期间形成间隔物和绝缘氧化物的截面图；图14是示出了根据本专利技术构思的示例性实施例的半导体器件的制造期间去除绝缘层的截面图；图15是示出了根据本专利技术构思的示例性实施例的半导体器件的制造期间形成顶部源极/漏极区的截面图；图16是示出了根据本专利技术构思的示例性实施例的半导体器件的制造期间形成绝缘氧化物的截面图；图17是示出了根据本专利技术构思的示例性实施例的半导体器件的制造期间形成第一孔和第二孔的截面图；图18是示出了根据本专利技术构思的示例性实施例的半导体器件的制造期间形成第三孔的截面图；图19是根据本专利技术构思的另一个示例性实施例的半导体器件的截面图；图20是根据本专利技术构思的示例性实施例的制造半导体器件的方法的流程图。具体实施方式下文中将参照附图更全面地描述本专利技术构思的示例性实施例。然而，本公开可以以许多不同的形式来体现，并且不应被解释为受限于本文所阐述的实施例。应该理解的是，当诸如层、膜、区域或衬底的元件被称为在另一元件“上”时，其可直接在另一元件上，或者也可以存在中间元件。应该理解的是，当诸如层、膜、区域或衬底的元件被称为在另一元件“下”时，其可直接在另一元件下，或者也可以存在中间元件。参考图1，根据本专利技术构思的示例性实施例示出了半导体器件100的截面图。半导体器件100可以包括垂直沟道场效应晶体管(FET)。在一个示例中，半导体器件100可以包括n型FET。在另一个示例中，半导体器件100可以包括p型FET。半导体器件100可以包括衬底120。衬底120可以是体硅衬底或硅锗(SiGe)衬底。半导体器件100可以包括顶部源极/漏极区本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：衬底；在所述衬底上形成的第一源极/漏极区；在所述第一源极/漏极区上形成的沟道；在所述沟道上形成的第二源极/漏极区；在所述沟道的外表面上形成的栅电极；以及在所述衬底上形成的金属焊盘，其中所述金属焊盘的上表面的高度与所述栅电极的上表面的高度相同。

【技术特征摘要】
2017.01.13 US 62/445,960;2017.12.15 US 15/843,7651.一种半导体器件，包括：衬底；在所述衬底上形成的第一源极/漏极区；在所述第一源极/漏极区上形成的沟道；在所述沟道上形成的第二源极/漏极区；在所述沟道的外表面上形成的栅电极；以及在所述衬底上形成的金属焊盘，其中所述金属焊盘的上表面的高度与所述栅电极的上表面的高度相同。2.根据权利要求1所述的半导体器件，其中所述金属焊盘包括钨(W)、钴(Co)、铜(Cu)、钽(Ta)、钛(Ti)、钌(Ru)、铝(Al)、金属碳化物或金属氮化物之一。3.根据权利要求1所述的半导体器件，还包括：从所述金属焊盘延伸的第一金属触点；以及从所述栅电极延伸的第二金属触点，其中所述第一金属触点的纵向长度与所述第二金属触点的纵向长度相同。4.根据权利要求1所述的半导体器件，还包括连接到所述金属焊盘和所述第一源极/漏极区的硅化物层。5.根据权利要求4所述的半导体器件，其中所述硅化物层的上表面的高度与在所述衬底上形成的底部间隔物的上表面的高度相同。6.根据权利要求1所述的半导体器件，其中所述第一源极/漏极区掺杂有n型杂质或p型杂质之一。7.根据权利要求1所述的半导体器件，其中所述第二源极/漏极区掺杂有n型杂质或p型杂质之一。8.根据权利要求1所述的半导体器...

【专利技术属性】
技术研发人员：金钟寿，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR