移位寄存器单元、栅极驱动电路、显示装置以及驱动方法制造方法及图纸

一种移位寄存器单元、栅极驱动电路、显示装置以及驱动方法。该移位寄存器单元包括输入电路、第一上拉节点复位电路、输出电路和下拉节点控制电路。输入电路被配置为响应于输入信号对上拉节点进行充电；第一上拉节点复位电路被配置为响应于第一复位信号对上拉节点进行复位；输出电路被配置为在上拉节点的电平的控制下，将时钟信号输出至输出端；以及下拉节点控制电路被配置为响应于时钟信号对下拉节点的电平进行控制。该移位寄存器单元可以避免下拉节点的电平影响上拉节点的充电过程。

【技术实现步骤摘要】
移位寄存器单元、栅极驱动电路、显示装置以及驱动方法
本公开的实施例涉及一种移位寄存器单元、栅极驱动电路、显示装置以及驱动方法。
技术介绍
在显示
，例如液晶显示的像素阵列通常包括多行栅线和与之交错的多列数据线。对栅线的驱动可以通过贴附的集成驱动电路实现。近几年随着非晶硅薄膜工艺的不断提高，也可以将栅线驱动电路直接集成在薄膜晶体管阵列基板上构成GOA(GatedriverOnArray)来对栅线进行驱动。例如，可以采用由多个级联的移位寄存器单元构成的GOA为像素阵列的多行栅线提供开关态电压信号，从而控制多行栅线依序打开，并由数据线向像素阵列中对应行的像素单元提供数据信号，以形成显示图像的各灰阶所需要的灰度电压，进而显示每一帧图像。
技术实现思路
本公开至少一实施例提供一种移位寄存器单元，包括输入电路、第一上拉节点复位电路、输出电路和下拉节点控制电路。所述输入电路被配置为响应于输入信号对上拉节点进行充电；所述第一上拉节点复位电路被配置为响应于第一复位信号对所述上拉节点进行复位；所述输出电路被配置为在所述上拉节点的电平的控制下，将时钟信号输出至输出端；以及所述下拉节点控制电路被配置为响应于所述时钟信号对下拉节点的电平进行控制。例如，本公开一实施例提供的移位寄存器单元还包括上拉节点降噪电路、第一输出降噪电路。所述上拉节点降噪电路被配置为在所述下拉节点的电平的控制下，对所述上拉节点进行降噪；以及所述第一输出降噪电路被配置为在所述下拉节点的电平的控制下，对所述输出端进行降噪。例如，在本公开一实施例提供的移位寄存器单元中，所述下拉节点控制电路包括第一晶体管、第二晶体管和第三晶体管。所述第一晶体管的栅极以及第一极和时钟信号端连接以接收所述时钟信号，所述第一晶体管的第二极和所述下拉节点连接；所述第二晶体管的栅极和所述上拉节点连接，所述第二晶体管的第一极和所述下拉节点连接，所述第二晶体管的第二极和第一电压端连接以接收第一电压；以及所述第三晶体管的栅极以及第一极和所述下拉节点连接，所述第三晶体管的第二极和所述时钟信号端连接。例如，在本公开一实施例提供的移位寄存器单元中，所述下拉节点控制电路包括第一晶体管、第二晶体管、第三晶体管和第四晶体管。所述第一晶体管的栅极以及第一极和时钟信号端连接以接收所述时钟信号，所述第一晶体管的第二极和下拉控制节点连接；所述第二晶体管的栅极和所述上拉节点连接，所述第二晶体管的第一极和所述下拉控制节点连接，所述第二晶体管的第二极和第一电压端连接以接收第一电压；所述第三晶体管的栅极和所述下拉控制节点连接，所述第三晶体管的第一极和所述时钟信号端连接以接收所述时钟信号，所述第三晶体管的第二极和所述下拉节点连接；以及所述第四晶体管的栅极和所述上拉节点连接，所述第四晶体管的第一极和所述下拉节点连接，所述第四晶体管的第二极和所述第一电压端连接以接收所述第一电压。例如，在本公开一实施例提供的移位寄存器单元中，所述输入电路包括第五晶体管。所述第五晶体管的栅极和输入端连接以接收所述输入信号，所述第五晶体管的第一极和第二电压端连接以接收第二电压，所述第五晶体管的第二极和所述上拉节点连接。例如，在本公开一实施例提供的移位寄存器单元中，所述第一上拉节点复位电路包括第六晶体管。所述第六晶体管的栅极和第一复位端连接以接收所述第一复位信号，所述第六晶体管的第一极和第三电压端连接以接收第三电压，所述第六晶体管的第二极和所述上拉节点连接。例如，在本公开一实施例提供的移位寄存器单元中，所述输出电路包括第七晶体管和存储电容。所述第七晶体管的栅极和所述上拉节点连接，所述第七晶体管的第一极和时钟信号端连接以接收所述时钟信号，所述第七晶体管的第二极和所述输出端连接；以及所述存储电容的第一极和所述上拉节点连接，所述存储电容的第二极和所述输出端连接。例如，在本公开一实施例提供的移位寄存器单元中，所述上拉节点降噪电路包括第八晶体管。所述第八晶体管的栅极和所述下拉节点连接，所述第八晶体管的第一极和所述上拉节点连接，所述第八晶体管的第二极和第一电压端连接以接收第一电压。例如，在本公开一实施例提供的移位寄存器单元中，所述第一输出降噪电路包括第九晶体管。所述第九晶体管的栅极和所述下拉节点连接，所述第九晶体管的第一极和所述输出端连接，所述第九晶体管的第二极和第一电压端连接以接收第一电压。例如，在本公开一实施例提供的移位寄存器单元中，所述输入电路包括位于所述输入电路对所述上拉节点的充电路径中的第一节点，且所述输入电路还被配置为对所述第一节点进行放电。例如，在本公开一实施例提供的移位寄存器单元中，所述输入电路被配置为在所述下拉节点的电平的控制下使得所述第一节点和第一电压端连接。例如，在本公开一实施例提供的移位寄存器单元中，所述输入电路包括第五晶体管、第十晶体管和第十一晶体管。所述第五晶体管的栅极和输入端连接以接收所述输入信号，所述第五晶体管的第一极和第二电压端连接以接收第二电压，所述第五晶体管的第二极和所述第一节点连接；所述第十晶体管的栅极和所述输入端连接以接收所述输入信号，所述第十晶体管的第一极和所述第一节点连接，所述第十晶体管的第二极和所述上拉节点连接；所述第十一晶体管的栅极和所述下拉节点连接，所述第十一晶体管的第一极和所述第一节点连接，所述第十一晶体管的第二极和所述第一电压端连接。例如，在本公开一实施例提供的移位寄存器单元中，所述输入电路被配置为在所述第一节点的电平的控制下使得所述第一节点和输入端连接。例如，在本公开一实施例提供的移位寄存器单元中，所述输入电路包括第五晶体管、第十晶体管和第十一晶体管。所述第五晶体管的栅极和所述输入端连接以接收所述输入信号，所述第五晶体管的第一极和第二电压端连接以接收第二电压，所述第五晶体管的第二极和所述第一节点连接；所述第十晶体管的栅极和所述输入端连接以接收所述输入信号，所述第十晶体管的第一极和所述第一节点连接，所述第十晶体管的第二极和所述上拉节点连接；所述第十一晶体管的栅极以及第一极和所述第一节点连接，所述第十一晶体管的第二极和所述输入端连接。例如，在本公开一实施例提供的移位寄存器单元中，所述第一上拉节点复位电路和所述输入电路对称配置以允许实现双向扫描。例如，本公开一实施例提供的移位寄存器单元还包括第二上拉节点复位电路和第二输出降噪电路。所述第二上拉节点复位电路被配置为响应于第二复位信号对所述上拉节点进行复位；所述第二输出降噪电路被配置为响应于所述第二复位信号对所述输出端进行降噪。例如，在本公开一实施例提供的移位寄存器单元中，所述第二上拉节点复位电路包括第十四晶体管；所述第十四晶体管的栅极和第二复位端连接以接收所述第二复位信号，所述第十四晶体管的第一极和所述上拉节点连接，所述第十四晶体管的第二极和第一电压端连接以接收第一电压。所述第二输出降噪电路包括第十五晶体管；所述第十五晶体管的栅极和所述第二复位端连接以接收所述第二复位信号，所述第十五晶体管的第一极和所述输出端连接，所述第十五晶体管的第二极和所述第一电压端连接以接收所述第一电压。本公开至少一实施例还提供一种栅极驱动电路，包括多个级联的如本公开的实施例提供的移位寄存器单元。本公开至少一实施例还提供一种显示装置，包括如本公开的实施例提供的栅极驱动电路。本公本文档来自技高网...

【技术保护点】
1.一种移位寄存器单元，包括输入电路、第一上拉节点复位电路、输出电路和下拉节点控制电路；其中，所述输入电路被配置为响应于输入信号对上拉节点进行充电；所述第一上拉节点复位电路被配置为响应于第一复位信号对所述上拉节点进行复位；所述输出电路被配置为在所述上拉节点的电平的控制下，将时钟信号输出至输出端；以及所述下拉节点控制电路被配置为响应于所述时钟信号对下拉节点的电平进行控制。

【技术特征摘要】
1.一种移位寄存器单元，包括输入电路、第一上拉节点复位电路、输出电路和下拉节点控制电路；其中，所述输入电路被配置为响应于输入信号对上拉节点进行充电；所述第一上拉节点复位电路被配置为响应于第一复位信号对所述上拉节点进行复位；所述输出电路被配置为在所述上拉节点的电平的控制下，将时钟信号输出至输出端；以及所述下拉节点控制电路被配置为响应于所述时钟信号对下拉节点的电平进行控制。2.根据权利要求1所述的移位寄存器单元，还包括上拉节点降噪电路、第一输出降噪电路；其中，所述上拉节点降噪电路被配置为在所述下拉节点的电平的控制下，对所述上拉节点进行降噪；以及所述第一输出降噪电路被配置为在所述下拉节点的电平的控制下，对所述输出端进行降噪。3.根据权利要求1或2所述的移位寄存器单元，其中，所述下拉节点控制电路包括第一晶体管、第二晶体管和第三晶体管；所述第一晶体管的栅极以及第一极和时钟信号端连接以接收所述时钟信号，所述第一晶体管的第二极和所述下拉节点连接；所述第二晶体管的栅极和所述上拉节点连接，所述第二晶体管的第一极和所述下拉节点连接，所述第二晶体管的第二极和第一电压端连接以接收第一电压；以及所述第三晶体管的栅极以及第一极和所述下拉节点连接，所述第三晶体管的第二极和所述时钟信号端连接。4.根据权利要求1或2所述的移位寄存器单元，其中，所述下拉节点控制电路包括第一晶体管、第二晶体管、第三晶体管和第四晶体管；所述第一晶体管的栅极以及第一极和时钟信号端连接以接收所述时钟信号，所述第一晶体管的第二极和下拉控制节点连接；所述第二晶体管的栅极和所述上拉节点连接，所述第二晶体管的第一极和所述下拉控制节点连接，所述第二晶体管的第二极和第一电压端连接以接收第一电压；所述第三晶体管的栅极和所述下拉控制节点连接，所述第三晶体管的第一极和所述时钟信号端连接以接收所述时钟信号，所述第三晶体管的第二极和所述下拉节点连接；以及所述第四晶体管的栅极和所述上拉节点连接，所述第四晶体管的第一极和所述下拉节点连接，所述第四晶体管的第二极和所述第一电压端连接以接收所述第一电压。5.根据权利要求1或2所述的移位寄存器单元，其中，所述输入电路包括第五晶体管；所述第五晶体管的栅极和输入端连接以接收所述输入信号，所述第五晶体管的第一极和第二电压端连接以接收第二电压，所述第五晶体管的第二极和所述上拉节点连接。6.根据权利要求1或2所述的移位寄存器单元，其中，所述第一上拉节点复位电路包括第六晶体管；所述第六晶体管的栅极和第一复位端连接以接收所述第一复位信号，所述第六晶体管的第一极和第三电压端连接以接收第三电压，所述第六晶体管的第二极和所述上拉节点连接。7.根据权利要求1或2所述的移位寄存器单元，其中，所述输出电路包括第七晶体管和存储电容；所述第七晶体管的栅极和所述上拉节点连接，所述第七晶体管的第一极和时钟信号端连接以接收所述时钟信号，所述第七晶体管的第二极和所述输出端连接；以及所述存储电容的第一极和所述上拉节点连接，所述存储电容的第二极和所述输出端连接。8.根据权利要求2所述的移位寄存器单元，其中，所述上拉节点降噪电路包括第八晶体管；所述第八晶体管的栅极和所述下拉节点连接，所述第八晶体管的第一极和所述上拉节点连接，所述第八晶体管的第二极和第一电压端连接以接收第一电压。9.根据权利要求2所述的移...

【专利技术属性】
技术研发人员：王志冲，
申请(专利权)人：京东方科技集团股份有限公司，鄂尔多斯市源盛光电有限责任公司，
类型：发明
国别省市：北京,11