一种消除隔离器件引入ADC时钟延时的电路制造技术

技术编号：18419663 阅读：111 留言：0更新日期：2018-07-11 11:21

本实用新型专利技术公开了一种消除隔离器件引入ADC时钟延时的电路，通过主控芯片输出主时钟信号经隔离器传输到ADC转换芯片，同时经所述隔离器与ADC转换芯片输出的数据信号一起返回至所述主控芯片。本实用新型专利技术提供的消除隔离器件引入ADC时钟延时的电路采用FPGA等类似的主控芯片发出的时钟，频率精度和边缘质量都具有较高的水平，同时经由隔离器件传到ADC所在的前端后再经过同一个芯片与ADC发出的数据信号一起返回隔离后的控制芯片，这样就抵消了前面所述的延时(10ns级)，继而从根本上消除了上述问题，没有了不整齐的时钟，没有了不可控的延时。

A circuit to eliminate ADC clock delay in isolation devices

The utility model discloses a circuit that removes the delay of the ADC clock by isolating the isolation device, and transfers the main clock signal through the isolator to the ADC conversion chip through the main control chip, and returns to the main control chip together by the isolator and the data signal produced by the ADC conversion chip. The circuit, which is provided by the utility model, adopts the clock of ADC clock delay, such as FPGA and other similar main control chips. The frequency accuracy and the edge quality are all high. At the same time, the circuit is transmitted to the front end of the ADC by the isolation device and then returns to isolation with the data signal from the same chip and ADC. The later control chip, which counteracts the delay (10ns level) described earlier, then fundamentally eliminates the problem, without an irregular clock, and no uncontrollable delay.

全部详细技术资料下载

【技术实现步骤摘要】
一种消除隔离器件引入ADC时钟延时的电路
本技术涉及一种消除隔离器件引入ADC时钟延时的电路。
技术介绍
由于部分ADC存在输出时钟不整齐的现象，MCU或者FPGA以其边沿为参考读取数据时，数据信号的建立时间不足导致会出现偶然错误，造成转换后的采样数据存在部分异常点，进而引起测量结果有较大的偏差。虽然可以将ADC作为从机，由控制芯片发出时钟，但是由于二者之间通常有隔离器件作为防护隔离，从而也会引入不可控制的延时，使时钟和数据难以对齐。目前通常做法是，依然使ADC作为主机，使用其发出的时钟作为读取数据的依据，但是在接收端做算法优化，比如若使用的是FPGA，就在FPGA中加强约束，人为增加建立时间，以保证读取正确。由于是在FPGA内部加强约束，这样就会对FPGA本身和FPGA的编译有相对较高的要求，只有FPGA能够实现预期的约束且编译通过才能实现。而且即使进行了特定约束，由于ADC输出时钟和数据有较大的不一致性，加进的固定约束很难满足所有ADC的偏差，这就必然会出现数据采集错误的现象，不能从根本上解决问题。
技术实现思路
本技术的首要目的提供一种消除隔离器件引入ADC时钟延时的电路。为解决上述技术问题，本技术所采用的技术方案是：一种消除隔离器件引入ADC时钟延时的电路，包括主控芯片、隔离器件以及ADC转换芯片；所述主控芯片的转换时钟输出脚与所述隔离器件的第一输入脚电连接，与该第一输入脚对应的第一输出脚与所述ADC转换芯片的转换时钟输入脚电连接；所述主控芯片的主时钟信号输出脚与所述隔离器件的第二输入脚电连接，与该第二输入脚对应的第二输出脚与所述ADC转换芯片的时钟信号输...

【技术保护点】
1.一种消除隔离器件引入ADC时钟延时的电路，其特征在于：包括主控芯片、隔离器件以及ADC转换芯片；所述主控芯片的转换时钟输出脚与所述隔离器件的第一输入脚电连接，与该第一输入脚对应的第一输出脚与所述ADC转换芯片的转换时钟输入脚电连接；所述主控芯片的主时钟信号输出脚与所述隔离器件的第二输入脚电连接，与该第二输入脚对应的第二输出脚与所述ADC转换芯片的时钟信号输入脚电连接；且该第二输出脚与所述隔离器件的一个输入脚电连接，并经所述隔离器件的该输入脚及与之对应的一个输出脚与主控芯片的时钟信号输入脚电连接；所述ADC转换芯片的数据信号输出脚经所述隔离器件与所述主控芯片的数据信号输入脚电连接。

【技术特征摘要】
1.一种消除隔离器件引入ADC时钟延时的电路，其特征在于：包括主控芯片、隔离器件以及ADC转换芯片；所述主控芯片的转换时钟输出脚与所述隔离器件的第一输入脚电连接，与该第一输入脚对应的第一输出脚与所述ADC转换芯片的转换时钟输入脚电连接；所述主控芯片的主时钟信号输出脚与所述隔离器件的第二输入脚电...

【专利技术属性】
技术研发人员：周立功，汤瑞宝，
申请(专利权)人：广州致远电子有限公司，
类型：新型
国别省市：广东,44

全部详细技术资料下载我是这个专利的主人