基于FPGA的位同步时钟提取装置制造方法及图纸

本实用新型专利技术涉及一种基于FPGA的位同步时钟提取装置。包括控制模块、信号采集处理模块、可控精准时钟发生模块、放大模块、第一比较模块、第二比较模块、按键模块、显示模块；所述放大模块的输入端作为基带信号的输入端，所述放大模块的输出端经所述第一比较模块与所述信号采集处理模块的一输入端连接，所述信号采集处理模块的另一输入端经所述第二比较模块、所述可控精准时钟发生模块与所述控制模块的一输出端连接，所述信号采集处理模块的输出端与所述控制模块的一输入端连接，所述控制模块的另一输入端与所述按键模块连接，所述控制模块的另一输出端与所述显示模块连接。本实用新型专利技术装置功能丰富，操作简单，成本低廉，轻巧便捷。

Bit synchronization clock extraction device based on FPGA

The utility model relates to a bit synchronization clock extraction device based on FPGA. It includes the control module, the signal acquisition and processing module, the controllable precision clock generator module, the magnifying module, the first comparison module, the second comparison module, the key module and the display module; the input end of the amplifier module is the input end of the baseband signal, and the output end of the amplifier module is described by the first comparison module and the same. An input end of the signal acquisition and processing module is connected to another input end of the signal acquisition and processing module and an output end of the control module. The output end of the signal acquisition and processing module is connected with an input end of the control module. Another input end of the control module is connected with the key module, and the other output end of the control module is connected with the display module. The utility model has the advantages of abundant functions, simple operation, low cost, light weight and convenience.

【技术实现步骤摘要】
基于FPGA的位同步时钟提取装置
本技术涉及一种基于FPGA的位同步时钟提取装置。
技术介绍
数字通信系统是通过一串具有相同持续时间的码元的序列来传递消息的。因为用判决器对信号进行判决时，需要找到每个码元最大值的采样点位置。所以接收端必须产生一个频率和相位与接收码元一致的定时脉冲序列，以便保证采样判决时刻与信号码元的最大值位置保持一致。即最佳采样点问题。这个过程为位同步过程。位同步又称为定时同步或符号同步。接收端抽样判决时刻的正确与否完全依赖于位同步提取的准确程度。位同步是数字通信系统的重要组成部分，因此研究位同步提取装置具有重要的理论意义和现实意义。
技术实现思路
本技术的目的在于提供一种基于FPGA的位同步时钟提取装置，该装置功能丰富，操作简单，成本低廉，轻巧便捷。为实现上述目的，本技术的技术方案是：一种基于FPGA的位同步时钟提取装置，包括控制模块、信号采集处理模块、可控精准时钟发生模块、放大模块、第一比较模块、第二比较模块、按键模块、显示模块；所述放大模块的输入端作为基带信号的输入端，所述放大模块的输出端经所述第一比较模块与所述信号采集处理模块的一输入端连接，所述信号采集处理模块的另一输入端经所述第二比较模块、所述可控精准时钟发生模块与所述控制模块的一输出端连接，所述信号采集处理模块的输出端与所述控制模块的一输入端连接，所述控制模块的另一输入端与所述按键模块连接，所述控制模块的另一输出端与所述显示模块连接。在本技术一实施例中，所述控制模块采用单片机STM32F103ZET6。在本技术一实施例中，所述信号采集处理模块采用ALTERA公司的FPGACycloneIV系列的EP4E6E22C8芯片。在本技术一实施例中，所述第一比较模块、放大模块组成整形模块。在本技术一实施例中，所述放大模块采用放大器OPA847。在本技术一实施例中，所述可控精准时钟发生模块采用AD9959芯片。在本技术一实施例中，所述第一比较模块、第二比较模块均采用高速比较器TLV3501。在本技术一实施例中，还包括一用于为整个装置供电的电源模块。相较于现有技术，本技术具有以下有益效果：本技术装置能支持用户更改扫频的步进频率、步进时间、最小频率、最大频率（最小频率不小于1KHZ,最大频率不大于200MHZ），且根据用户设置，该装置对待测基带信号位同步时钟频率变化敏感度最大为1KHZ，功能丰富，操作简单，成本低廉，轻巧便捷。附图说明图1为本技术所述基于FPGA的位同步时钟提取装置的硬件结构框图。图2为本技术所述基于FPGA的位同步时钟提取装置的电源模块电路图。图3为本技术所述基于FPGA的位同步时钟提取装置的数字信号合成器（即可控精准时钟发生模块）电路图。具体实施方式下面结合附图，对本技术的技术方案进行具体说明。如图1所示，本技术的一种基于FPGA的位同步时钟提取装置，包括控制模块、信号采集处理模块、可控精准时钟发生模块、放大模块、第一比较模块（第一比较模块、放大模块组成整形模块）、第二比较模块、按键模块、显示模块；所述放大模块的输入端作为基带信号的输入端，所述放大模块的输出端经所述第一比较模块与所述信号采集处理模块的一输入端连接，所述信号采集处理模块的另一输入端经所述第二比较模块、所述可控精准时钟发生模块与所述控制模块的一输出端连接，所述信号采集处理模块的输出端与所述控制模块的一输入端连接，所述控制模块的另一输入端与所述按键模块连接，所述控制模块的另一输出端与所述显示模块连接。还包括一用于为整个装置供电的电源模块。所述控制模块采用单片机STM32F103ZET6。所述信号采集处理模块采用ALTERA公司的FPGACycloneIV系列的EP4E6E22C8芯片。所述放大模块采用放大器OPA847。所述可控精准时钟发生模块采用AD9959芯片。所述第一比较模块、第二比较模块均采用高速比较器TLV3501。以下为本技术装置的具体应用实例。本装置适用于提取本原多项式为的基带信号。结构框图如图1所示。其中精准时钟发生部分采用MCU通过SPI协议设置AD9959输出稳定正弦波信号，再通过高速比较器TLV3501产生参数可调的标准矩形脉冲信号。基带信号采集部分将待测脉冲信号经宽带放大器放大后通过高速比较器送入FPGA中进行采集一个周期的序列。FPGA根据精准时钟发生部分生成的时钟进行序列采集，而精准时钟发生部分由MCU控制,按预设的时间间隔以及步进频率从预设的最小频率步进到最大频率，在这个过程中如果FPGA采集到的周期序列与本地的M序列匹配，则产生一个脉冲信号。MCU检测到该脉冲信号则锁定当前时钟发生部分的时钟频率并数字显示该频率，此时该时钟即为位同步时钟。如果精准时钟发生部分的时钟频率步进到最大频率，MCU在这个过程没有检测到来自FPGA的脉冲信号，则将系统初始化，并显示提取失败。其中用户可以通过按键与屏幕显示菜单设置步进时间间隔、步进频率、最小频率、最大频率（时间间隔最小为1ms、步进频率最小为1KHZ、最大频率应小于10MHZ、最小频率应大于等于200KHZ），以及通过按键更新时钟提取结果。1、电源模块采用自制电压源进行供电，电路图如图2所示，可提供、、三种电压；2、控制模块采用STM32F103ZET，STM32F103ZET属于中低端的32位ARM微控制器，该系列芯片是意法半导体（ST）公司出品，其内核是Cortex-M3。可参与多种运算，并具有丰富的中断源，芯片集成定时器，CAN，ADC，SPI，I2C，USB，UART，等多种功能。具有处理速度快，低功耗，性价比高等优点。3、信号采集处理模块采用ALTERA公司的FPGACycloneIV系列的EP4E6E22C8型号作为信号处理单元，由于被测信号频率范围广、间隔时间小、测量功能多，此芯片内集成了大量的逻辑功能块，如存储器块、DSP块、数字锁相环、硬件乘法器等，可满足信号的高速处理，保障结果的精密性与可靠性；4、基带信号处理部分将基带信号经过宽带放大器OPA847高速运放，输入TLV3501高速比较器，整形调理成控制器可识别的幅段（0—3.3V）的方波序列，送入FPGA中实现周期序列采集。5、可控精准时钟发生模块采用数字合成器AD9959作为产生DDS正弦波信号源，利用单片机STM32F103F5529通过SPI协议设置AD9959输出稳定正弦波信号，再通过TLV3501高速比较器生成幅度为3.3V的矩形脉冲信号。可通过单片机进行参数调整。电路图如图3所示。软件部分：整个程序包含以下模块：初始化模块、中断模块、SPI模块、FPGA模块、显示模块、AD9959参数设置模块。单片机作为系统的核心控制中心，由按键模块菜单的选择以及对应参数修改，该菜单主要有设定AD9959输出固定频率的正弦波、设置AD9959输出正弦波的幅度、设置AD9959自动步进以及步进时各个参数的设置。菜单显示使用LCD12864，最终提取出的时钟频率显示用OLED12864，这样会使界面更美观。MCU程序开始后首先进行STM32F103ZET、OLED12864、LCD12864、SPI、AD9959的初始化。STM32F103ZE本文档来自技高网...

【技术保护点】
1.一种基于FPGA的位同步时钟提取装置，其特征在于：包括控制模块、信号采集处理模块、可控精准时钟发生模块、放大模块、第一比较模块、第二比较模块、按键模块、显示模块；所述放大模块的输入端作为基带信号的输入端，所述放大模块的输出端经所述第一比较模块与所述信号采集处理模块的一输入端连接，所述信号采集处理模块的另一输入端经所述第二比较模块、所述可控精准时钟发生模块与所述控制模块的一输出端连接，所述信号采集处理模块的输出端与所述控制模块的一输入端连接，所述控制模块的另一输入端与所述按键模块连接，所述控制模块的另一输出端与所述显示模块连接。

【技术特征摘要】
1.一种基于FPGA的位同步时钟提取装置，其特征在于：包括控制模块、信号采集处理模块、可控精准时钟发生模块、放大模块、第一比较模块、第二比较模块、按键模块、显示模块；所述放大模块的输入端作为基带信号的输入端，所述放大模块的输出端经所述第一比较模块与所述信号采集处理模块的一输入端连接，所述信号采集处理模块的另一输入端经所述第二比较模块、所述可控精准时钟发生模块与所述控制模块的一输出端连接，所述信号采集处理模块的输出端与所述控制模块的一输入端连接，所述控制模块的另一输入端与所述按键模块连接，所述控制模块的另一输出端与所述显示模块连接。2.根据权利要求1所述的基于FPGA的位同步时钟提取装置，其特征在于：所述控制模块采用单片机STM32F103ZET6。3.根据权利要求1所述的基于FPGA的位同...

【专利技术属性】
技术研发人员：任欢，郑中豪，褚亚伟，蔡沅坤，林帆，
申请(专利权)人：厦门大学嘉庚学院，
类型：新型
国别省市：福建,35