两相非交叠时钟产生电路制造技术

本发明专利技术提供了一种两相非交叠时钟产生电路，所述电路包括：用于输入时钟信号的信号输入端，连接输入端以用于调制所述时钟信号以获取第一局部信号的第一时钟电路，连接输入端以用于调制所述时钟信号以获取第二局部信号的第二时钟电路，连接第一时钟电路用于输出第一局部信号的第一输出端，连接第二时钟电路用于输出第二局部信号的第二输出端。本发明专利技术叠加线路较少，且一个时钟信号仅经过两次分歧、一次变化之后就输出四个子时钟信号，且四个子时钟信号的输出时延各有不同，在用于控制电路开关的通断方面，能够使节点在同一时刻不受两个电压源的驱动，并且提供提前关断时钟，减小与信号相关的电荷注入效应的影响。

【技术实现步骤摘要】
两相非交叠时钟产生电路
本专利技术涉及时钟或定时电路，尤其涉及一种两相非交叠时钟产生电路。
技术介绍
目前的集成电路设计系统中，都需要一种甚至多种频率不同的时钟信号(ClockSignal)；而集成电路系统的动作时序与工作速度，皆有赖于该集成电路系统上的时钟信号做为基准，当电路系统上的时钟信号频率越快时，该电路系统的工作速度通常也相对的越快，因此，时钟信号的品质对于电路系统而言是相当重要的，若电路系统上时钟信号的品质没有被特别留意并小心处理，轻者可能使得电路系统的速度无法增加，重者将造成整个电路系统无法动作。而在处理集成电路系统上的时钟信号品质时，除了时钟信号频率的准确性要特别注意外，还有时钟信号的占空比(DutyCycle)也需要特别留意。随着集成电路设计技术的进步，电路设计变得越来越复杂，电路系统也较过去越来越庞大，而集成电路系统上所使用到的时钟信号则必须被分歧成复数个分支，将该时钟信号传送至集成电路系统上各个需要的位置，作为该电路系统动作时序的依据，然而这些分支一般都是交叠的；在公知的技术中，一个时钟信号在经过多次的分歧之后，时钟信号的品质将遭到某种程度上的破坏，这可能造成电路系统的速度无法增加，甚至将造成整个电路系统无法运转正常。
技术实现思路
本专利技术针对现有方式的缺点，提出一种两相非交叠时钟产生电路，用以解决现有技术存在的上述问题。根据本专利技术的一个方面，提供了一种两相非交叠时钟产生电路，至少包括：信号输入端，用于输入时钟信号；第一时钟电路，连接信号输入端以用于调制所述时钟信号以获取第一局部信号；第二时钟电路，连接信号输入端以用于调制所述时钟信号以获取第二局部信号；第一输出端，连接第一时钟电路用于输出第一局部信号；第二输出端，连接第二时钟电路用于输出第二局部信号。进一步的，所述第一时钟电路至少包括延迟组件、逻辑门组件、第一延时单元及缓冲器。进一步的，所述延迟组件包括第一延迟组件、第二延迟组件和第三延迟组件；所述逻辑门组件包括第一逻辑门和第二逻辑门；所述缓冲器包括第一缓冲器和第二缓冲器；所述第一局部信号包括第二时钟信号和第三时钟信号；所述第一输出端包括第一时钟信号输出端和第二时钟信号输出端；所述信号输入端连接第一延迟组件的输入端以产生第一时钟信号，第一延迟组件的输出端连接第一逻辑门的第一输入端，第一逻辑门的输出端连接第一延时单元的输入端、第一延时单元的输出端连接第二延迟组件的输入端，第二延迟组件的输出端连接第三延迟组件的输入端，第三延迟组件的输出端连接第二逻辑门的第一输入端，第二逻辑门的第一输出端连接第一缓冲器的输入端，第一缓冲器的输出端连接第一时钟信号输出端以输出第二时钟信号；所述第一逻辑门的第二输入端连接第二时钟电路并相交于第一连接点；所述第一延时单元的输出端连接第二逻辑门的第二输入端；所述第二延迟组件的输出端连接第二缓冲器的输入端，第二缓冲器的输出端连接第二时钟信号输出端以输出第三时钟信号；所述第二时钟电路连接所述第一延迟组件和第二缓冲器之间的第二连接点。优选的，所述延迟组件为反相器。优选的，所述逻辑门组件为与非门。进一步的，所述第二时钟电路至少包括延迟组件、逻辑门组件、第二延时单元及缓冲器。进一步的，所述延迟组件包括第四延迟组件和第五延迟组件；所述逻辑门组件包括第三逻辑门和第四逻辑门；所述缓冲器包括第三缓冲器、第四缓冲器和第五缓冲器；所述第二局部信号包括第五时钟信号和第六时钟信号；所述第二输出端包括第三时钟信号输出端和第四时钟信号输出端；所述信号输入端连接第三缓冲器的输入端以产生第四时钟信号，第三缓冲器的输出端连接第三逻辑门的第一输入端，第三逻辑门的输出端连接第二延时单元的输入端、第二延时单元的输出端连接第四延迟组件的输入端，第四延迟组件的输出端连接第五延迟组件的输入端，第五延迟组件的输出端连接第四逻辑门的第一输入端，第四逻辑门的第二输出端连接第四缓冲器的输入端，第四缓冲器的输出端连接第三时钟信号输出端以输出第五时钟信号；所述第三逻辑门的第二输入端连接第一时钟电路并相交于第二连接点；所述第二延时单元的输出端连接第四逻辑门的第二输入端；所述第四延迟组件的输出端连接第五缓冲器的输入端，第五缓冲器的输出端连接第四时钟信号输出端以输出第六时钟信号；所述第一时钟电路连接所述第五延迟组件和第二缓冲器之间的第二连接点。优选的，所述延迟组件为反相器。优选的，所述逻辑门组件为与非门。根据本专利技术的另一个方面，提供了一种两相非交叠时钟产生电路，至少包括输入端、第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、第一与非门、第二与非门、第一缓冲器、第二缓冲器、第三缓冲器、第四缓冲器、第五缓冲器、第一延时单元、第二延时单元、第一时钟信号输出端、第二时钟信号输出端、第三时钟信号输出端、第四时钟信号输出端：所述信号输入端连接第一反相器的输入端以产生第一时钟信号，第一反相器的输出端连接第一与非门的第一输入端，第一与非门的输出端连接第一延时单元的输入端、第一延时单元的输出端连接第二反相器的输入端，第二反相器的输出端连接第三反相器的输入端，第三反相器的输出端连接第二与非门的第一输入端，第二与非门的第一输出端连接第一缓冲器的输入端，第一缓冲器的输出端连接第一时钟信号输出端以输出第二时钟信号；所述第一延时单元的输出端连接第二与非门的第二输入端；所述第二反相器的输出端连接第二缓冲器的输入端，第二缓冲器的输出端连接第二时钟信号输出端以输出第三时钟信号；所述第二时钟电路连接所述第一反相器和第二缓冲器之间的第二连接点；所述信号输入端连接第三缓冲器的输入端以产生第四时钟信号，第三缓冲器的输出端连接第三与非门的第一输入端，第三与非门的输出端连接第二延时单元的输入端、第二延时单元的输出端连接第四反相器的输入端，第四反相器的输出端连接第五反相器的输入端，第五反相器的输出端连接第四与非门的第一输入端，第四与非门的第二输出端连接第四缓冲器的输入端，第四缓冲器的输出端连接第三时钟信号输出端以输出第五时钟信号；所述第三与非门的第二输入端连接第一时钟电路并相交于第二连接点；所述第二延时单元的输出端连接第四与非门的第二输入端；所述第四反相器的输出端连接第五缓冲器的输入端，第五缓冲器的输出端连接第四时钟信号输出端以输出第六时钟信号；所述第一时钟电路连接所述第五反相器和第二缓冲器之间的第二连接点。与现有技术相比，本专利技术的有益效果是：本专利技术叠加线路较少，且一个时钟信号仅经过两次分歧、一次变化之后就输出四个子时钟信号，且四个子时钟信号的输出时延各有不同，在用于控制电路开关的通断方面，能够使节点在同一时刻不受两个电压源的驱动，并且提供提前关断时钟，减小与信号相关的电荷注入效应的影响。本专利技术附加的方面和优点将在下面的描述中部分给出，这些将从下面的描述中变得明显，或通过本专利技术的实践了解到。附图说明本专利技术上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：图1为本专利技术实施例中的一种两相非交叠时钟产生电路示意图；图2为本专利技术实施例中的信号的时序图一；图3为本专利技术实施例中的信号的时序图二。具体实施方式为了使本
的人员更好地理解本专利技术方案，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述。在本本文档来自技高网...

【技术保护点】
1.一种两相非交叠时钟产生电路，其特征在于，至少包括：信号输入端，用于输入时钟信号；第一时钟电路，连接信号输入端以用于调制所述时钟信号以获取第一局部信号；第二时钟电路，连接信号输入端以用于调制所述时钟信号以获取第二局部信号；第一输出端，连接第一时钟电路用于输出第一局部信号；第二输出端，连接第二时钟电路用于输出第二局部信号。

【技术特征摘要】
1.一种两相非交叠时钟产生电路，其特征在于，至少包括：信号输入端，用于输入时钟信号；第一时钟电路，连接信号输入端以用于调制所述时钟信号以获取第一局部信号；第二时钟电路，连接信号输入端以用于调制所述时钟信号以获取第二局部信号；第一输出端，连接第一时钟电路用于输出第一局部信号；第二输出端，连接第二时钟电路用于输出第二局部信号。2.根据权利要求1所述的电路，其特征在于，所述第一时钟电路至少包括延迟组件、逻辑门组件、第一延时单元及缓冲器。3.根据权利要求2所述的电路，其特征在于，所述延迟组件包括第一延迟组件、第二延迟组件和第三延迟组件；所述逻辑门组件包括第一逻辑门和第二逻辑门；所述缓冲器包括第一缓冲器和第二缓冲器；所述第一局部信号包括第二时钟信号和第三时钟信号；所述第一输出端包括第一时钟信号输出端和第二时钟信号输出端；所述信号输入端连接第一延迟组件的输入端以产生第一时钟信号，第一延迟组件的输出端连接第一逻辑门的第一输入端，第一逻辑门的输出端连接第一延时单元的输入端、第一延时单元的输出端连接第二延迟组件的输入端，第二延迟组件的输出端连接第三延迟组件的输入端，第三延迟组件的输出端连接第二逻辑门的第一输入端，第二逻辑门的输出端连接第一缓冲器的输入端，第一缓冲器的输出端连接第一时钟信号输出端以输出第二时钟信号；所述第一逻辑门的第二输入端连接第二时钟电路并相交于第一连接点；所述第一延时单元的输出端连接第二逻辑门的第二输入端；所述第二延迟组件的输出端连接第二缓冲器的输入端，第二缓冲器的输出端连接第二时钟信号输出端以输出第三时钟信号；所述第二时钟电路连接所述第三延迟组件和第二逻辑门之间的第二连接点。4.根据权利要求2或3所述的电路，其特征在于，所述延迟组件为反相器。5.根据权利要求2或3所述的电路，其特征在于，所述逻辑门组件为与非门。6.根据权利要求1所述的电路，其特征在于，所述第二时钟电路至少包括延迟组件、逻辑门组件、第二延时单元及缓冲器。7.根据权利要求6所述的电路，其特征在于，所述延迟组件包括第四延迟组件和第五延迟组件；所述逻辑门组件包括第三逻辑门和第四逻辑门；所述缓冲器包括第三缓冲器、第四缓冲器和第五缓冲器；所述第二局部信号包括第五时钟信号和第六时钟信号；所述第二输出端包括第三时钟信号输出端和第四时钟信号输出端；所述信号输入端连接第三缓冲器的输入端以产生第四时钟信号，第三缓冲器的输出端连接第三逻辑门的第一输入端，第三逻辑门的输出端连接第二延时单元的输入端、第二延时单元的输出端连接第四延迟组件的输入端，第四延迟组件的输出端连接第五延迟组件的输入端，第五延迟组件的输出端连接第...

【专利技术属性】
技术研发人员：张常红，曾隆月，
申请(专利权)人：深圳骏通微集成电路设计有限公司，
类型：发明
国别省市：广东,44