一种基于FPGA的同步混合延时型DPWM模块制造技术

本发明专利技术公开了一种基于FPGA实现的同步混合延时型DPWM结构，其子模块包括：基于计数器的上升沿触发电路，基于PLL(锁相环)的同步时钟产生模块，下降沿触发电路，基于寄存器的脉宽调制波输出模块，占空比同步译码模块。本发明专利技术能提高脉宽调制器的时间分辨率和占空比的线性度与稳定性，从而缩小DC‑DC变换器的纹波和稳定时间，抑制并减弱调制过程出现的过冲和振铃，同时本发明专利技术的计数器与延时链混合的结构可以避免单一结构的频率限制与占用资源过大的弊端，扩大了DPWM的工作频率范围，减小了电路占用的资源。

【技术实现步骤摘要】
一种基于FPGA的同步混合延时型DPWM模块
本专利技术涉及电源管理芯片领域，具体的说是一个用于电源管理控制电路种的DPWM模块。
技术介绍
数字脉宽调制器(DPWM)已经发展了一段很长的时间，传统的数字脉宽调制器受限于采样延时和分辨率，同时，传统的数字脉宽调制器采用单一的计数器延时或者单一的延时链延时来实现，这些单一的结构受限于计数器的工作频率以及延时链的高电路资源占有率，难以在有限的设计指标内达到高精度。因此优化DPWM的结构，减小设计使用的电路资源，提高工作频率，提高DPWM的线性度，分辨率与稳定性是当下数字脉宽调制器的重大挑战。
技术实现思路
本专利技术为克服现有技术存在的缺点，提出一种基于FPGA的同步混合延时型DPWM模块，以期能提高脉宽调制器的时间分辨率和占空比的线性度与稳定性，从而缩小DC-DC变换器的纹波和稳定时间，抑制并减弱调制过程出现的过冲和振铃。本专利技术为解决技术问题采用如下技术方案：本专利技术一种基于FPGA的同步混合延时链型DPWM模块的特点是包括：上升沿触发电路、下降沿触发电路、占空比同步译码电路、寄存器和锁相环时钟产生电路；所述下降沿触发电路包括：两个相移同步电路、加法进位链复位信号产生电路；所述占空比同步译码电路获取n位占空比信号并进行分段处理，将所述n位占空比信号中的第n位到第m位占空比信号D[n:m]发送给所述上升沿触发电路，将第m-1位到第m-3位占空比信号D[m-1:m-3]进行译码处理后，得到四位数字信号D2[3：0]发送给所述下降沿触发电路，将第m-4位到第0位占空比信号D[m-4:0]进行译码处理后，得到2m-4位数字信号D3[2m-4：0]发送给所述下降沿触发电路；所述锁相环时钟产生电路接收外部时钟信号并产生四个相位两两相差90°的时钟信号，将第一时钟信号clk0发送给所述上升沿触发电路，将第一时钟信号clk0、第二时钟信号clk1、第三时钟信号clk2和第四时钟信号clk3发送给所述下降沿触发电路；所述上升沿触发电路根据所述第一时钟信号clk0进行计数，并将计数结果与所述第n位到第m位占空比信号D[n:m]进行比较，当计数结果小于D[n:m]时，所述上升沿触发电路产生上升沿并发送给所述寄存器的时钟端，从而使得所述寄存器产生上升沿；否则，将所述计数结果清零后，产生触发信号trig发送给所述下降沿触发电路；所述下降沿触发电路中的两个相移同步电路分别根据所述四个时钟信号对所述触发信号trig进行相移处理后产生四个同步信号，并利用乒乓操作选择一个相移同步电路输出的四个同步信号的处理结果发送给所述加法进位链复位信号产生电路，另一个相移同步电路输出的四个同步信号的进行复位；所述加法进位链复位信号产生电路对所述同步信号进行加法进位操作，得到下降沿产生信号fall并发送给所述寄存器的复位端，从而使得所述寄存器产生下降沿；由所述寄存器产生的上升沿和下降沿构成脉宽调制信号PWM。本专利技术所述的基于FPGA的同步混合延时链型DPWM模块的特点是，所述相移同步电路包括：四个寄存器、四个与门和一个四输入或门；第一个寄存器根据所述第一时钟信号clk0，将所述触发信号trig发送给第一个与门的输入端，所述第一个与门根据另一个输入端接收的所述四位数字信号D2[3：0]中的第0位数字信号D2[0]并进行处理，得到的第一结果发送给所述四输入或门；第二个寄存器根据所述第二时钟信号clk1，将所述触发信号trig发送给第二个与门的输入端，所述第二个与门根据另一个输入端接收的所述四位数字信号D2[3：0]中的第1位数字信号D2[1]并进行处理，得到的第二结果发送给所述四输入或门；第三个寄存器根据所述第三时钟信号clk2，将所述触发信号trig发送给第三个与门的输入端，所述第三个与门根据另一个输入端接收的所述四位数字信号D2[3：0]中的第2位数字信号D2[2]并进行处理，得到的第三结果发送给所述四输入或门；第四个寄存器根据所述第四时钟信号clk3，将所述触发信号trig发送给第四个与门的输入端，所述第四个与门根据另一个输入端接收的所述四位数字信号D2[3：0]中的第3位数字信号D2[3]并进行处理，得到的第四结果发送给所述四输入或门；所述四输入或门最终输出加法链触发信号trig_delay作为所述相移同步电路输出的四个同步信号的处理结果。与已有的技术相比，本专利技术的有益效果体现在：1.市场上已有的脉宽调制器的时间分辨率都比较低，一般为若干纳秒到几百纳秒不等，高精度的脉宽调制器往往又结构复杂，制作成本高。本专利技术的DPWM在FPGA上实现，具有可编程性，灵活度大等特点，利用altera内置的加法器的进位延时作为该DPWM的时间分辨率，因而拥有极高的时间分辨率(约43ps～80ps)；另一方面，由于延时单元的延时比较平均，因此该加法进位链形成的延时链具有很高的线性度。2.本专利技术的DPWM中下降沿触发电路使用了相移同步电路，解决了传统的数据选择器的方案中由于逻辑过多导致的信号非线性到达的情况，同时因为在相移同步电路中每一个时钟都严格在其上升沿到来时将该时钟信息存到寄存器中，因此不会出现270°相位和0°相位重叠的问题，保证了延时同步单元的准确性。3.本专利技术的上述相移同步电路处理时钟选择后，仍然存在在占空比从极大变为极小的时候触发信号trig有可能连续触发两次，此时无论如何选择结果都是选择0°相位时钟。本专利技术通过使用乒乓操作算法，同时使用两个相移同步电路，并在一个周期内仅使其中一个输出信号，另一个同时做复位操作并在下一个周期使用，通过交替使用的方式解决连续触触发trig时选择错误的问题，能够彻底解决在延时同步模块中的所有同步失效问题。4.本专利技术的DPWM通过使用混合延时的方式实现了脉宽调制波的精确产生。该DPWM使用altera的底层加法器作为DPWM的最小延时单元，因此该DPWM有着极高的分辨率。该DPWM的脉宽输出模块使用了寄存器方式而非传统的rs触发器方式实现，避免了rs触发器输出方式中错误置位以及亚稳态的问题。该DPWM的下降沿触发电路使用了乒乓操作算法解决了传统方法中由于信号延迟导致的错误时钟选择问题，提高了该DPWM的输出的线性度与稳定性。附图说明图1是本专利技术同步混合延时链型DPWM模块的整体示意图；图2是本专利技术上升沿触发电路的内部结构图；图3是本专利技术下降沿触发电路的内部结构图；图4是本专利技术DPWM的总体架构的内部结构图；图5是本专利技术DPWM模块的工作时序图；图6是现有技术中0°信号与270°信号的选择误差示意图；图7是本专利技术的同步相移电路结构图：图8是现有技术中trig信号双触发示意图。具体实施方式本实施例中以14位DPWM结构为例(但不仅限于14位)，一种基于FPGA的同步混合延时链型DPWM模块包括：上升沿触发电路、下降沿触发电路、占空比同步译码电路、寄存器和锁相环时钟产生电路；下降沿触发电路包括：两个相移同步电路、加法进位链复位信号产生电路；占空比同步译码电路获取n位占空比信号并进行分段处理，将n位占空比信号中的第n位到第m位占空比信号D[n:m]发送给上升沿触发电路，将第m-1位到第m-3位占空比信号D[m-1:m-3]进行译码处理后，得到四位数字信号D2[3：0]发送给下降沿触发电路，本文档来自技高网...

【技术保护点】
一种基于FPGA的同步混合延时链型DPWM模块，其特征是包括：上升沿触发电路、下降沿触发电路、占空比同步译码电路、寄存器和锁相环时钟产生电路；所述下降沿触发电路包括：两个相移同步电路、加法进位链复位信号产生电路；所述占空比同步译码电路获取n位占空比信号并进行分段处理，将所述n位占空比信号中的第n位到第m位占空比信号D[n:m]发送给所述上升沿触发电路，将第m‑1位到第m‑3位占空比信号D[m‑1:m‑3]进行译码处理后，得到四位数字信号D2[3：0]发送给所述下降沿触发电路，将第m‑4位到第0位占空比信号D[m‑4:0]进行译码处理后，得到2

【技术特征摘要】
1.一种基于FPGA的同步混合延时链型DPWM模块，其特征是包括：上升沿触发电路、下降沿触发电路、占空比同步译码电路、寄存器和锁相环时钟产生电路；所述下降沿触发电路包括：两个相移同步电路、加法进位链复位信号产生电路；所述占空比同步译码电路获取n位占空比信号并进行分段处理，将所述n位占空比信号中的第n位到第m位占空比信号D[n:m]发送给所述上升沿触发电路，将第m-1位到第m-3位占空比信号D[m-1:m-3]进行译码处理后，得到四位数字信号D2[3：0]发送给所述下降沿触发电路，将第m-4位到第0位占空比信号D[m-4:0]进行译码处理后，得到2m-4位数字信号D3[2m-4：0]发送给所述下降沿触发电路；所述锁相环时钟产生电路接收外部时钟信号并产生四个相位两两相差90°的时钟信号，将第一时钟信号clk0发送给所述上升沿触发电路，将第一时钟信号clk0、第二时钟信号clk1、第三时钟信号clk2和第四时钟信号clk3发送给所述下降沿触发电路；所述上升沿触发电路根据所述第一时钟信号clk0进行计数，并将计数结果与所述第n位到第m位占空比信号D[n:m]进行比较，当计数结果小于D[n:m]时，所述上升沿触发电路产生上升沿并发送给所述寄存器的时钟端，从而使得所述寄存器产生上升沿；否则，将所述计数结果清零后，产生触发信号trig发送给所述下降沿触发电路；所述下降沿触发电路中的两个相移同步电路分别根据所述四个时钟信号对所述触发信号trig进行相移处理后产生四个同步信号，并利用乒乓操作选择一个相移同步电路输出的四个同步信号的处理结果发送给所述加法进位链复位信号产生电路，另一个相移同步电路输...

【专利技术属性】
技术研发人员：程心，许立新，高翔，
申请(专利权)人：合肥工业大学，
类型：发明
国别省市：安徽,34