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本发明公开了一种基于FPGA实现的同步混合延时型DPWM结构，其子模块包括：基于计数器的上升沿触发电路，基于PLL(锁相环)的同步时钟产生模块，下降沿触发电路，基于寄存器的脉宽调制波输出模块，占空比同步译码模块。本发明能提高脉宽调制器的时间...
该专利属于合肥工业大学所有，仅供学习研究参考，未经过合肥工业大学授权不得商用。

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