一种过压保护电路制造技术

本发明专利技术涉及一种过压保护电路，其包括：连接在电压输入端与地之间的电阻分压采样路径，以及连接在所述电阻分压采样路径的电压采样点的电压比较器，其还包括：与所述电阻分压采样路径并联的电容分压采样路径，其电压采样点与所述电阻分压采样路径的电压采样点为同一节点，且该电容分压采样路径的电压采样系数与所述电阻分压采样路径的电压采样系数相同。本发明专利技术能够在输入电压以较短时间(如几个纳秒)上升到过压阈值时，快速建立起采样电压的分压电位，且能够准确建立分压大小，减小采样尖峰，由此消除了提前误触发过压保护的可能。本发明专利技术电路结构简单，且容易在集成电路中实现。

【技术实现步骤摘要】
一种过压保护电路
本专利技术涉及集成电路设计，尤其涉及一种快速、稳定的过压保护(OVP)电路。
技术介绍
在集成电路工作中，由于内部集成器件耐压值的有限，需要有过压保护(OVP)电路对内部器件进行保护。特别是当输入或者输出电压在短时间内(如几纳秒)出现过压时，OVP电路需要快速响应才能够有效的保护到电路内部器件，避免出现器件击穿等无法恢复的损坏。图1示出了传统的过压保护电路，其包括：分压电阻R1、R2、R3以及具有迟滞特性的快速电压比较器COMP，该电路的工作原理如下：采用分压电阻R1、R2、R3把高输入电压VIN转换为较低的采样电压VS，然后把采样电压VS输入到比较器COMP的正端，与比较器COMP负端的基准参考电压VREF比较之后，比较器COMP输出过压保护控制信号OVP。如图2所示，由于集成电路内部电阻器件到地之间存在着分布式的寄生电容C1、C2、C3，这些寄生电容会导致采样电压VS与输入电压VIN之间存在波形的差异(如图3所示)，此种差异导致过压保护控制信号OVP的输出逻辑变化与输入电压VIN过压之间存在时间延迟Td，时间延迟Td的存在使得OVP电路很难快速响应输入电压VIN的变化。鉴于上述情况，专利CN104979804B提出的方案是通过增加耦合电容的方法来减小分布式寄生电容产生的滞后，但是该方案对耦合电容的大小较为敏感，且无法准确建立耦合的电压大小，容易产生大的采样尖峰，增大提前触发OVP的可能性。
技术实现思路
为了解决上述现有技术存在的问题，本专利技术旨在提供一种过压保护电路，以避免提前误触发过压保护的风险。本专利技术所述的一种过压保护电路，其包括：连接在电压输入端与地之间的电阻分压采样路径，以及连接在所述电阻分压采样路径的电压采样点的电压比较器，所述电路还包括：与所述电阻分压采样路径并联的电容分压采样路径，其电压采样点与所述电阻分压采样路径的电压采样点为同一节点，且该电容分压采样路径的电压采样系数与所述电阻分压采样路径的电压采样系数相同。在上述过压保护电路中，所述电阻分压采样路径包括：依次串联在电压输入端与地之间的第一分压电阻、第二分压电阻和第三分压电阻，所述电压比较器的正端连接在所述第二分压电阻和第三分压电阻之间。在上述过压保护电路中，所述电容分压采样路径包括：依次串联在电压输入端与地之间的第一耦合分压电容和第二耦合分压电容，所述电压比较器的正端连接在所述第一耦合分压电容和第二耦合分压电容之间。在上述过压保护电路中，所述电压比较器的正端连接至所述电阻分压采样路径和所述电容分压采样路径的电压采样点，其负端接收基准参考电压，其输出端输出过压保护控制信号。在上述过压保护电路中，所述电压比较器为具有迟滞特性的快速电压比较器。由于采用了上述的技术解决方案，本专利技术通过增设电容分压采样路径，从而能够在输入电压以较短时间(如几个纳秒)上升到过压阈值时，快速建立起采样电压的分压电位，且能够准确建立分压大小，减小采样尖峰，由此消除了提前误触发过压保护的可能。本专利技术电路结构简单，且容易在集成电路中实现。附图说明图1是传统的过压保护电路的结构示意图；图2示出了传统的过压保护电路中的分布式寄生电容；图3是传统的过压保护电路中主要信号的波形图；图4是本专利技术一种过压保护电路的结构示意图；图5示出了本专利技术一种过压保护电路中的分布式寄生电容；图6是本专利技术一种过压保护电路中主要信号的波形图。具体实施方式下面结合附图，给出本专利技术的较佳实施例，并予以详细描述。如图4所示，本专利技术，即一种过压保护电路，其包括：电阻分压采样路径1、电容分压采样路径2，以及具有迟滞特性的快速电压比较器COMP，其中，电阻分压采样路径1与电容分压采样路径2的电压采样系数相同，具体来说：电阻分压采样路径1包括依次串联的第一分压电阻R1、第二分压电阻R2和第三分压电阻R3，其中，第一分压电阻R1的正端接输入电压VIN，其负端与第二分压电阻R2的正端连接，该第二分压电阻R2的负端与第三分压电阻R3的正端连接，并产生采样电压VS，该第三分压电阻R3的负端接地；电容分压采样路径2包括依次串联的第一耦合分压电容CA和第二耦合分压电容CB，其中，第一耦合分压电容CA的正端接输入电压VIN，其负端连接在第二分压电阻R2与第三分压电阻R3之间，第二耦合分压电容CB的正端与第一耦合分压电容CA的负端连接，其负端接地；电压比较器COMP的正端接采样电压VS，其负端接基准参考电压VREF，其将采样电压VS与基准参考电压VREF比较后，通过其输出端输出过压保护控制信号OVP；当电压比较器COMP正端的采样电压VS大于负端基准参考电压VREF时，输出的过压保护控制信号OVP为高电平，反之，输出的过压保护控制信号OVP低电平。图5示出了本专利技术中的寄生电容，其中，第一电容C1、第二电容C2和第三电容C3为集成电阻器件，即第一分压电阻R1、第二分压电阻R2和第三分压电阻R3的分布式寄生电容。下面结合图6对本专利技术的工作原理进行详细说明。如公式(1)所示，由于电阻分压采样路径1与电容分压采样路径2的电压采样系数(即分压比例)相同，采样电压VS的值可如公式(2)所示：其中，K为电压采样系数。当输入电压VIN以较短时间(如几个纳秒)上升到过压阈值VTH(如公式(3)所示，过压阈值VTH由电阻分压采样路径1的电压采样系数以及基准参考电压VREF决定)时，虽然电阻分压采样路径1由于分布式寄生电容的影响产生的延迟较大，但是第一、第二电容CA、CB在瞬间的输入电压VIN变化下，其流过的电流较电阻分压采样路径1大，因此，通过电容分压采样路径2能够快速的对采样电压VS建立起准确的分压电位，此时，采样电压VS的值可如公式(4)所示：然后，通过电压比较器COMP比较采样电压VS与基准参考电压VREF之后，输出过压保护控制信号OVP，以供后端逻辑电路进行处理。当输入电压VIN以较长时间(如几十微秒)上升到过压阈值VTH时，由于电阻分压采样路径1因分布式电容产生的延迟相对较小，因此，电阻分压采样路径1流过的电流较大，能够稳定确定采样电压VS的分压电位，即，采样电压VS主要由电阻分压采样路径1决定，采样电压VS与输入电压VIN不会出现明显的相位滞后，而且，第一、第二电容CA、CB流过的电流较小，因此对采样电压VS的电位建立影响较小，此时，采样电压VS的值可如公式(5)所示：然后，通过电压比较器COMP比较采样电压VS与基准参考电压VREF之后，输出过压保护控制信号OVP，以供后端逻辑电路进行处理。综上所述，本专利技术通过对输入电压VIN进行直接采样，利用电阻分压采样和电容分压采样两条路径的不同采样特性，实现在输入电压VIN缓慢上电(如几十微秒)和快速上电(如几个纳秒)的情况下都能够准确地得到采样电压VS，与现有技术(例如，专利CN104979804B)相比，本专利技术不会出现严重的采样尖峰，从而有效避免了提前误触发过压保护的风险。以上所述的，仅为本专利技术的较佳实施例，并非用以限定本专利技术的范围，本专利技术的上述实施例还可以做出各种变化。凡是依据本专利技术申请的权利要求书及说明书内容所作的简单、等效变化与修饰，皆落入本专利技术专利的权利要求保护范围。本专利技术未详尽描述的均为常规
技术实现思路
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【技术保护点】
一种过压保护电路，其包括：连接在电压输入端与地之间的电阻分压采样路径，以及连接在所述电阻分压采样路径的电压采样点的电压比较器，其特征在于，所述电路还包括：与所述电阻分压采样路径并联的电容分压采样路径，其电压采样点与所述电阻分压采样路径的电压采样点为同一节点，且该电容分压采样路径的电压采样系数与所述电阻分压采样路径的电压采样系数相同。

【技术特征摘要】
1.一种过压保护电路，其包括：连接在电压输入端与地之间的电阻分压采样路径，以及连接在所述电阻分压采样路径的电压采样点的电压比较器，其特征在于，所述电路还包括：与所述电阻分压采样路径并联的电容分压采样路径，其电压采样点与所述电阻分压采样路径的电压采样点为同一节点，且该电容分压采样路径的电压采样系数与所述电阻分压采样路径的电压采样系数相同。2.根据权利要求1所述过压保护电路，其特征在于，所述电阻分压采样路径包括：依次串联在电压输入端与地之间的第一分压电阻、第二分压电阻和第三分压电阻，所述电压比较器的正端连接在所述第...

【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：上海灿瑞科技股份有限公司，
类型：发明
国别省市：上海,31