超结器件制造技术

本发明专利技术公开了一种超结器件，包括：由交替排列的第一导电类型柱和第二导电类型柱组成的超结结构；沟道区，缓冲层；漏区由缓冲层底部的半导体衬底组成；源区形成于沟道区表面；漂移区和沟道区以及第二导电类型柱形成寄生体二极管；缓冲层由第一和第二缓冲子层叠加形成，第二缓冲子层的掺杂浓度低于第一导电类型柱的掺杂浓度，通过调节第二缓冲子层的掺杂浓度提高超结器件的反向恢复的软度因子；第一缓冲子层的掺杂浓度高于第二缓冲子层的掺杂浓度，通过调节第一缓冲子层的掺杂浓度来保持或降低超结器件的比导通电阻。本发明专利技术能提高反向恢复的软度因子以及降低器件的成本和降低器件的比导通电阻，能提高器件的击穿电压。

【技术实现步骤摘要】
超结器件
本专利技术涉及一种半导体集成电路，特别是涉及一种超结(superjunction)器件。
技术介绍
超结结构就是交替排列的N型柱和P型柱组成结构。如果用超结结构来取代垂直双扩散MOS晶体管(VerticalDouble-diffusedMetal-Oxide-Semiconductor，VDMOS)器件中的N型漂移区，在导通状态下通过N型柱提供导通通路，导通时P型柱不提供导通通路；在截止状态下由PN立柱共同承受反偏电压，就形成了超结金属-氧化物半导体场效应晶体管(Metal-Oxide-SemiconductorField-EffectTransistor，MOSFET)。如图1所示，是现有超结器件的结构图，该超结器件为超结功率器件，这里是以N型超结MOSFET为例进行介绍。由图1可知，N型超结器件包括：多晶硅栅1，厚度通常在之间。多晶硅栅1的顶部会通过接触孔连接到由正面金属层组成的栅极。栅氧化层2，用来是实现多晶硅栅1和沟道的隔离，栅氧化层2的厚度决定了多晶硅栅1的耐压，通常为了保证一定的多晶硅栅1的耐压，栅氧化层2的厚度一般大于源区3，由N型重掺杂区即N+区组成，源区3的掺杂剂量即离子注入掺杂的注入剂量通常是在1e15/cm2以上。源区3的顶部会通过接触孔连接到由正面金属层组成的源极。P型沟道区5，P型沟道区5的掺杂剂量通常是在5e13/cm2～1e14/cm2之间，P型沟道区5的掺杂决定了器件的阈值电压，掺杂剂量越高，器件的阈值电压越高。被多晶硅栅1覆盖的P型沟道区5的表面用于形成沟道。空穴收集区4，由形成于所述P型沟道区5表面的P型重掺杂区即P+区组成。N型外延层7，其掺杂的体浓度通常是在1e15/cm3～5e16/cm3之间，N型外延层7作为器件的漂移区，N型外延层7的厚度决定了器件的击穿电压。P型柱6，P型柱6和由P型柱6之间的N型外延层7组成的N型柱交替排列形成超结结构，超结结构中，各P型柱6和对应的N型柱互补掺杂并实现对N型柱的横向耗尽，通过各P型柱6和相邻的N型柱之间的互相横向耗尽能够轻易实现对整个超结结构中的N型漂移区耗尽，从而能同时实现高的掺杂浓度和高的击穿电压。P型柱6在工艺上通常有两种实现方式，一种是通过多次外延形成，另外一种是通过挖槽和P型硅填入形成的。N型外延层7形成于半导体衬底9上，半导体衬底9为N型高掺杂，其体浓度1e19/cm3以上，其高的掺杂浓度是为了减小半导体衬底9的电阻。超结功率器件为MOSFET器件时，由N型高掺杂的半导体衬底9组成漏区，并在半导体衬底9的背面形成由背面金属层组成的漏极。N型缓冲层(Buffer)8形成于所述超结结构和高掺杂的所述半导体衬底9之间，N型缓冲层8主要目的是为了防止因为工艺的热过程，高掺杂的半导体衬底9的杂质原子扩散到漂移区，造成漂移区的掺杂浓度提高，从而降低器件的击穿电压。N型缓冲层8的掺杂浓度通常跟N型外延层7的掺杂浓度基本保持一致。结型场效应晶体管(JFET)注入区10，图1所示的结构是平面栅结构，平面栅结构会存在寄生的JFET，JFET注入区10的掺杂类型和所述N型外延层7相同，通过增加JFET注入区10后能够降低导通电阻；相反如果没有JFET注入区10，沟通电阻会增加。如图1所示的超结器件存在一个寄生二极管，该寄生二极管为沟道区5和P型柱6和所述漂移区7即N型外延层7形成寄生体二极管，这个寄生体二极管在某些应用场合，如软开关的应用中会被使用到。在某些情况下，这个寄生体二极管需要反向恢复。反向恢复对应的超结MOSFET的漏极电流随时间的变化通常如图2所示：图2中横坐标为时间t，纵坐标表示漏极电流i，器件的漏极电流从IF开始逐渐减小到0，然后电流反向，达到最大反向恢复电流Irrm。器件从电流为0减小到Irrm的时间记为ta。电流的减小的斜率diF/dt是由外加电路控制的。diF/dt越大，器件的Irrm越大，反向恢复对器件的应力(Stress)也就越大，器件也就越容易损坏。diF/dt越小，器件的Irrm越小。diF/dt通常是由外加电路所控制的。对于超结器件这个diF/dt通常都不能超过500A/μs。器件到达最大反向恢复电流Irrm以后，器件的反向恢复电流会逐渐减小到0，器件从Irrm减小到0.1Irrm的时间我们记为tb。器件的软度因子定义为SF＝tb/ta。如果器件的反向恢复电流过快降为0，那么dir/dt通常会很高，而这个时候器件已经是承受了比较高的电压，如果过高的dir/dt流经电路中的电感，会在超结MOSFET的漏端产生一个额外的电压，这个电压跟器件本身的高压是叠加的，从而会给器件造成很大的Stress，甚至造成器件的损坏。超结器件的dir/dt是跟器件的设计有很大关系，我们在器件设计的时候都希望超结器件的dir/dt小，器件的SF尽可能的大，通常希望器件的SF能够大于0.5。为了提高器件的SF，通常需要器件的N型缓冲层8的厚度能够越厚越好，较厚的N型缓冲层8，能够保证器件在到达Irrm的时候，N型缓冲层8依然有一段没有被耗尽的区域，该没有被耗尽的区域能够存贮足够的电子和空穴。器件到达Irrm以后，N型缓冲层8所存贮的电子和空穴会逐渐的发生复合，产生复合电流，从而保证器件反向恢复的软度因子能够尽可能的大。所以现有技术中通过增加缓冲层的厚度，可以提高软度因子，但是由于缓冲层是通过外延工艺形成的，缓冲层越厚，外延工艺的时间越长，这样外延工艺的成本会越高，从而会提高器件的成本；同时缓冲层增加后也会增加器件的比导通电阻。
技术实现思路
本专利技术所要解决的技术问题是提供一种超结器件，能提高反向恢复的软度因子，同时不需要增加缓冲层的厚度。为解决上述技术问题，本专利技术提供的超结器件包括：由交替排列的第一导电类型柱和第二导电类型柱组成的超结结构。在各所述第二导电类型柱的顶部形成有第二导电类型掺杂的沟道区，各所述沟道区还延伸到所述第一导电类型柱的顶部。在所述超结结构底部形成有第一导电类型掺杂的缓冲层；所述缓冲层底部为第一导电类型重掺杂的半导体衬底，漏区由所述半导体衬底组成。在各所述沟道区中都形成有由第一导电类型重掺杂区组成的源区。位于所述沟道区和所述漏区之间的各所述第一导电类型柱以及所述缓冲层作为超结器件的漂移区，第一导电类型掺杂的所述漂移区和第二导电类型掺杂的所述沟道区以及所述第二导电类型柱形成寄生体二极管。所述缓冲层由第一导电类型掺杂的第一缓冲子层和第一导电类型掺杂的第二缓冲子层叠加形成，所述第一缓冲子层的背面和所述半导体衬底接触，所述第二缓冲子层的背面和所述第一缓冲子层的正面接触，所述第二缓冲子层的正面和所述超结结构接触。所述第二缓冲子层的掺杂浓度低于所述第一导电类型柱的掺杂浓度，通过调节所述第二缓冲子层的掺杂浓度提高超结器件的反向恢复的软度因子。所述第一缓冲子层的掺杂浓度高于所述第二缓冲子层的掺杂浓度，通过调节所述第一缓冲子层的掺杂浓度来抵消所述第二缓冲子层对所述超结器件的比导通电阻增加的影响，从而在提高器件的反向恢复的软度因子的同时保持或降低所述超结器件的比导通电阻。进一步的改进是，所述第一导电类型柱由形成于所述缓冲层表面的第一导电类型外延层组成，所述第二导电类型柱由填充于沟槽中的第二导电类型硅组成，所述沟本文档来自技高网...

【技术保护点】
一种超结器件，其特征在于，包括：由交替排列的第一导电类型柱和第二导电类型柱组成的超结结构；在各所述第二导电类型柱的顶部形成有第二导电类型掺杂的沟道区，各所述沟道区还延伸到所述第一导电类型柱的顶部；在所述超结结构底部形成有第一导电类型掺杂的缓冲层；所述缓冲层底部为第一导电类型重掺杂的半导体衬底，漏区由所述半导体衬底组成；在各所述沟道区中都形成有由第一导电类型重掺杂区组成的源区；位于所述沟道区和所述漏区之间的各所述第一导电类型柱以及所述缓冲层作为超结器件的漂移区，第一导电类型掺杂的所述漂移区和第二导电类型掺杂的所述沟道区以及所述第二导电类型柱形成寄生体二极管；所述缓冲层由第一导电类型掺杂的第一缓冲子层和第一导电类型掺杂的第二缓冲子层叠加形成，所述第一缓冲子层的背面和所述半导体衬底接触，所述第二缓冲子层的背面和所述第一缓冲子层的正面接触，所述第二缓冲子层的正面和所述超结结构接触；所述第二缓冲子层的掺杂浓度低于所述第一导电类型柱的掺杂浓度，通过调节所述第二缓冲子层的掺杂浓度提高超结器件的反向恢复的软度因子；所述第一缓冲子层的掺杂浓度高于所述第二缓冲子层的掺杂浓度，通过调节所述第一缓冲子层的掺杂浓度来抵消所述第二缓冲子层对所述超结器件的比导通电阻增加的影响，从而在提高器件的反向恢复的软度因子的同时保持或降低所述超结器件的比导通电阻。...

【技术特征摘要】
1.一种超结器件，其特征在于，包括：由交替排列的第一导电类型柱和第二导电类型柱组成的超结结构；在各所述第二导电类型柱的顶部形成有第二导电类型掺杂的沟道区，各所述沟道区还延伸到所述第一导电类型柱的顶部；在所述超结结构底部形成有第一导电类型掺杂的缓冲层；所述缓冲层底部为第一导电类型重掺杂的半导体衬底，漏区由所述半导体衬底组成；在各所述沟道区中都形成有由第一导电类型重掺杂区组成的源区；位于所述沟道区和所述漏区之间的各所述第一导电类型柱以及所述缓冲层作为超结器件的漂移区，第一导电类型掺杂的所述漂移区和第二导电类型掺杂的所述沟道区以及所述第二导电类型柱形成寄生体二极管；所述缓冲层由第一导电类型掺杂的第一缓冲子层和第一导电类型掺杂的第二缓冲子层叠加形成，所述第一缓冲子层的背面和所述半导体衬底接触，所述第二缓冲子层的背面和所述第一缓冲子层的正面接触，所述第二缓冲子层的正面和所述超结结构接触；所述第二缓冲子层的掺杂浓度低于所述第一导电类型柱的掺杂浓度，通过调节所述第二缓冲子层的掺杂浓度提高超结器件的反向恢复的软度因子；所述第一缓冲子层的掺杂浓度高于所述第二缓冲子层的掺杂浓度，通过调节所述第一缓冲子层的掺杂浓度来抵消所述第二缓冲子层对所述超结器件的比导通电阻增加的影响，从而在提高器件的反向恢复的软度因子的同时保持或降低所述超结器件的比导通电阻。2.如权利要求1所述的超结器件，其特征在于：所述第一导电类型柱由形成于所述缓冲层表面的第一导电类型外延层组成，所述第二导电类型柱由填充于沟槽中的第二导电类型硅组成，所述沟槽形成于所述第一导电类型外延层中。3.如权利要求1所述的超结器件，其特征在于：所述第一导电类型柱由多次外延工艺形成，所述第二导电类型柱由每次外延工艺之后进行光刻加第二导电类型离子注入形成。4.如权利要求1所述的超结器件，其特征在于：所述超结器件为硅基器件，所述半导体衬底为硅衬底；或者，所述超结器件为SiC基器件，所述半导体衬底为SiC衬底。5.如权利要求1所述的超结器件，其特征在于：所述第二缓冲子层为单一掺杂结构或者在纵向上具有梯度变化的掺杂结构。6.如权利要求5所述的超结器件，其特征在于：所述第二缓冲子层具有在纵向上...

【专利技术属性】
技术研发人员：曾大杰，
申请(专利权)人：深圳尚阳通科技有限公司，
类型：发明
国别省市：广东,44