一种编译码系统使用多种错误纠正码组合的方法技术方案

本发明专利技术公开了一种编译码系统使用多种错误纠正码组合的方法，包括计算机、主控芯片和多个储存组件，计算机通过总线连接主控芯片，主控芯片通过总线连接多个储存组件，主控芯片内设有编码器和解码器，且编码器与解码器双向连接，本发明专利技术提供一种可配置编码系统及方法用于存储设备或设备的多个纠错码的方法，以便有效和经济地提供无差错的参数。

【技术实现步骤摘要】
一种编译码系统使用多种错误纠正码组合的方法
本专利技术涉及储存装置
，具体为一种编译码系统使用多种错误纠正码组合的方法。
技术介绍
编码器/解码器或编解码器通常伴随着诸如闪存的非易失性存储器装置，在存储器访问过程中出现错误的问题。该闪存已经发展成许多不同类型的信息长度和奇偶长度在一些应用中，需要一种在同一芯片中支持不同类型的闪存的闪光控制器，从而可以保证数据的正确性，无论是否涉及何种类型的闪光。换句话说，该编解码器必须可配置用于多个纠错码。然而，多个纠错码导致用于初始化编解码器的多个参数，而一些参数可能相当大。这可以扩大编解码器或闪存控制器的电路面积。此外，在编解码器或控制器中存储参数可以使电路设计不灵活；由于传统编码器/解码器无法有效且经济地提供用于闪存的多个纠错码，需要提出一种新的编码系统和方法，用于缓解存储大量参数的负担的编解码器，而不会造成实质性的成本。
技术实现思路
本专利技术的目的在于提供一种编译码系统使用多种错误纠正码组合的方法，以解决上述
技术介绍
中提出的问题。为实现上述目的，本专利技术提供如下技术方案：一种编译码系统使用多种错误纠正码组合的方法，包括计算机、主控芯片和多个储存组件，所述计算机通过总线连接主控芯片，所述主控芯片通过总线连接多个储存组件，所述主控芯片内设有编码器和解码器，且所述编码器与解码器双向连接；多个储存组件包括第一储存组件、第二储存组件、第三储存组件、第N储存组件，N为大于3的整数。优选的，所述储存组件包括编译码核和多个非挥发性内存；所述编译码核内设有读个参数；所述编译码核连接多个非挥发性内存，多个非挥发性内存包括第一非挥发性内存、第二非挥发性内存、第三非挥发性内存和第M非挥发性内存，M为大于3的整数。优选的，所述编码器、解码器被配置为选择性地执行具有不同参数的不同误差校正；至少一个储存组件被配置为存储无差错参数，其中，将选定的无差错参数从所述储存组件加载到所述编码器、解码器以用于初始化编码器和解码器。优选的，所述编码器、解码器被配置为选择性地执行具有不同参数的不同误差校正；外部储存组件被配置为存储不同的参数，辅助编码器、解码器被配置为从外部储存组件中选择和加载存储的参数之一，然后根据内建参数对加载参数进行修正，从而生成要提供给用于初始化编码器、解码器的无差错参数。优选的，所述编码器、解码器被配置为选择性地执行具有不同参数的不同误差校正；一种无差错存储装置用于存储待加载到编码器、解码器的无差错固定参数以初始化编码器、解码器；外部储存组件被配置为存储不同的参数，所述编码器、解码器从储存组件中选择和加载所存储的参数中的一个，并根据所述固定参数对所述加载参数进行修正，从而产生无差错参数。与现有技术相比，本专利技术的有益效果是：本专利技术提供一种可配置编码系统及方法用于存储设备或设备的多个纠错码的方法，以便有效和经济地提供无差错的参数。附图说明图1为本专利技术使用多个纠错码的可配置编解码器的框图；图2为根据图1的用于存储器装置的多个纠错码的可配置编解码器的框图；图3为多个纠错码的可配置编码系统的框图；图4为根据第一实施例的用于存储器件的多个纠错码的可配置编码方法的流程图；图5为根据图3的第一实施例的用于存储器装置的多个纠错码的可配置编码系统框图；图6为根据图5的用于存储器装置的多个纠错码的可配置编码方法的流程图；图7为多个纠错码的可配置编码系统的框图；图8为根据第二实施例的用于存储器件的多个纠错码的可配置编码方法的流程图；图9为多个纠错码的可配置编码系统的框图；图10为存储或更新参数流程图。具体实施方式下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。请参阅图1，本专利技术提供一种技术方案：一种编译码系统使用多种错误纠正码组合的方法，包括计算机1、主控芯片2和多个储存组件，所述计算机1通过总线连接主控芯片2，所述主控芯片2通过总线连接多个储存组件，所述主控芯片1内设有编码器3和解码器4，且所述编码器3与解码器4双向连接；多个储存组件包括第一储存组件5、第二储存组件6、第三储存组件7、第N储存组件，N为大于3的整数；储存组件包括编译码核8和多个非挥发性内存；所述编译码核8内设有读个参数；所述编译码核8连接多个非挥发性内存，多个非挥发性内存包括第一非挥发性内存9、第二非挥发性内存10、第三非挥发性内存11和第M非挥发性内存，M为大于3的整数。实施例一：本实施例中，编码器、解码器被配置为选择性地执行具有不同参数的不同误差校正；至少一个储存组件被配置为存储无差错参数，其中，将选定的无差错参数从所述储存组件加载到所述编码器、解码器以用于初始化编码器和解码器；在该实施例中，编解码器可配置用于使用多个纠错码中的一个来校正误差。例如，可将编解码器一次切换到第一存储设备的第一组纠错码，并且相同的编解码器可以在另一时间切换到第二存储设备的第二组纠错码,编解码器可以是主控芯片控制器的一部分，或者可以与控制器分开，例如，控制器或编解码器可以被进一步控制，在所述实施例中，所述存储器装置，可为易失性存储器装置，例如依赖于纠错码的快闪存储器装置，以校正在正常装置操作期间失败的位。在实施例中，编解码器主要包括编码器和/或解码器，编解码器可以包括编码器和解码器，或可仅包括编码器，或可仅包括解码器。如图2所示，在该实施例中，存储器装置包括划分为多个块的非易失性存储器单元的阵列，所述多个页面中的每一个都包含多个页面。编解码器可被配置成使用不同的纠错码来分别校正相应页面（或块）的错误。如图3-4所示，在该实施例中，编码系统包括纠错码编解码器，该纠错码编解码器包括可配置成对不同的非易失性存储器执行不同的误差校正。编码系统还包括多个无差错参数存储设备，用于分别存储不同纠错码的参数，从而向纠错码编解码器在实施例中提供无差错参数，每个无差错参数存储设备，可以是静态随机存取存储器或只读存储器在每个无差错存储装置中，用于初始化在本说明书中纠错码编解码器或相对于相应的纠错配置纠错码编解码器的状态，无差错存储装置具有实质上小于纠错码编解码器的错误概率的错误概率。换句话说，在实际应用中，可忽略无差错参数存储装置中出现错误的概率。如图5-6所示，在本实施例中，该编码系统与前述编码系统相似，利用一个无差错存储设备存储不同纠错码的参数。在步骤中，将多个纠错码码的参数存储在存储设备中。例如，对应于不同纠错码的参数存储在存储设备中的不同地址处。随后，择可配置纠错码中的一个参数，通过寻址来从存储设备SD加载用于初始化纠错码编解码器中所选择的纠错码的需要。在完成初始化之后，准备纠错码编解码器以开始对相应非易失性存储器的数据进行编码和/或解码。或对应页面的数据的非易失性存储器；将参数存储在存储设备SD1-SDn中。例如，参数在编码系统20被运出工厂之前，可以存储在存储设备SD1-SDn中，如rom中。可替换地，参数可以存储在存储设1-N中，随后，由用户选择可配置的纠错码中的一个，在纠错码编解码器中初始化所选择的纠错码所需的参数从对应的存储装置加载。完成初本文档来自技高网...

【技术保护点】
一种编译码系统使用多种错误纠正码组合的方法，其特征在于：包括计算机（1）、主控芯片（2）和多个储存组件，所述计算机（1）通过总线连接主控芯片（2），所述主控芯片（2）通过总线连接多个储存组件，所述主控芯片（1）内设有编码器（3）和解码器（4），且所述编码器（3）与解码器（4）双向连接；多个储存组件包括第一储存组件（5）、第二储存组件（6）、第三储存组件（7）、第N储存组件，N为大于3的整数。

【技术特征摘要】
1.一种编译码系统使用多种错误纠正码组合的方法，其特征在于：包括计算机（1）、主控芯片（2）和多个储存组件，所述计算机（1）通过总线连接主控芯片（2），所述主控芯片（2）通过总线连接多个储存组件，所述主控芯片（1）内设有编码器（3）和解码器（4），且所述编码器（3）与解码器（4）双向连接；多个储存组件包括第一储存组件（5）、第二储存组件（6）、第三储存组件（7）、第N储存组件，N为大于3的整数。2.根据权利要求1所述的一种编译码系统使用多种错误纠正码组合的方法，其特征在于：所述储存组件包括编译码核（8）和多个非挥发性内存；所述编译码核（8）内设有读个参数；所述编译码核（8）连接多个非挥发性内存，多个非挥发性内存包括第一非挥发性内存（9）、第二非挥发性内存（10）、第三非挥发性内存（11）和第M非挥发性内存，M为大于3的整数。3.根据权利要求1所述的一种编译码系统使用多种错误纠正码组合的方法，其特征在于：所述编码器、解码器被配置为选择性地执行具有不同参数的不同误...

【专利技术属性】
技术研发人员：陈育鸣，李庭育，魏智汎，洪振洲，
申请(专利权)人：江苏华存电子科技有限公司，
类型：发明
国别省市：江苏,32