除法合成制造技术

一种用于根据舍入方案确定比率x/d的二进制逻辑电路，其中x是位长度w的变量整数输入，并且d是2

【技术实现步骤摘要】
除法合成专利技术背景本专利技术涉及一种用于确定比率的二进制逻辑电路，尤其是对于x是无符号变量整数并且d是2n±1形式的正整数常数的情况。在数字电路中，通常需要提供硬件来计算一些输入x的比率其中d是设计时已知的一些常数。这些计算经常需要被执行，并且重要的是能够在数字逻辑中尽可能快地执行这些计算，以免向电路的关键路径中引入延迟。用于计算比率的二进制逻辑电路是众所周知的。例如，电路设计通常通过使用来自逻辑单元库的在寄存器传送级(RTL)处生成电路设计的工具来执行，其中逻辑单元库通常包括用于计算比率的逻辑单元。这种标准的逻辑单元很少代表用于根据消耗的电路面积或引入到关键路径中的延迟量来计算的最有效逻辑。用于计算比率的常规逻辑通常以两种方式之一进行运算。第一种方法是根据长除法过程来估计比率。这种方法可能在硅面积消耗方面相对有效，但是需要引入大量等待时间的w-n+1个顺序运算，其中w是x的位长度。第二种方法是通过将输入变量x乘以倒数来估计比率：因此，可以通过使用常规二进制乘法器逻辑来将变量x除以2n-1，该常规二进制乘法器逻辑被布置成将变量x乘以在设计时估计的常数c。这种方法可以提供低等待时间，但本文档来自技高网...

【技术保护点】
一种用于根据舍入方案确定比率x/d的二进制逻辑电路，其中，x是位长度为w的变量整数输入，并且d是2

【技术特征摘要】
2016.10.28 GB 1618286.71.一种用于根据舍入方案确定比率x/d的二进制逻辑电路，其中，x是位长度为w的变量整数输入，并且d是2n±1形式的固定正整数，所述二进制逻辑电路被配置成将所述比率形成为多个位片，所述位片共同表示所述比率，其中所述二进制逻辑电路被配置成根据用于计算所述输入x的相应位选择的mod(2n±1)的第一模运算，以及根据对进位位的检查来生成每个位片，其中所述二进制逻辑电路被配置成响应于所述检查，选择性地将进位位与所述第一模运算的结果相组合。2.根据权利权利要求1所述的二进制逻辑电路，其中，所述二进制逻辑电路被配置成通过执行所述第一模运算x[w-1：n*(i+1)]mod(2n-1)来生成所述比率的每个位片i，其中i在0到的范围内。3.根据权利要求2所述的二进制逻辑电路，其中，所述二进制逻辑电路被配置成通过以下方式针对每个位片i执行所述对进位位的检查：在d＝2n-1的情况下，在以下情况时返回进位位1以与所述第一模运算的结果相组合：x[w-1：n*(i+1)]mod(2n-1)+x[n*(i+1)-1：n*i]≥2n-1或者在d＝2n+1的情况下，在以下情况时返回进位位-1以与所述第一模运算的结果相组合：-x[w-1：n*(i+1)]mod(2n+1)+x[n*(i+1)-1：n*i]≥0。4.根据权利要求1所述的二进制逻辑电路，其中，所述二进制逻辑电路包括多个模逻辑单元，每个模逻辑单元被配置成对所述输入x的不同相应位选择执行第一模运算，以便生成模输出集合。5.根据权利要求4所述的二进制逻辑电路，其中，所述二进制逻辑电路包括组合逻辑，所述组合逻辑被配置成将所述模输出集合相组合，以便生成所述比率的所述位片。6.根据权利要求4所述的二进制逻辑电路，其中，所述模输出是d位独热编码，并且所述二进制逻辑电路包括加法器树，所述加法器树被配置成通过将对来自x的较短位选择进行的第一模运算的结果相组合以形成对来自x的较长位选择进行的第一模运算的结果来确定所述第一模运算中的一个或多个的结果，所述二进制逻辑电路不包括用于估计对来自x的较长位选择进行的那些第一模运算的逻辑。7.根据权利要求1所述的二进制逻辑电路，其中，在d＝2n-1的情况下，所述二进制逻辑电路包括多个全加器，每个全加器被配置成针对指定位片i执行所述第一模运算x[w-1：n*(i+1)]mod(2n-1)，并且每个全加器包括：缩减逻辑，所述缩减逻辑被配置成将所述输入x的所述相应位选择缩减成第一n位整数β和第二n位整数γ的总和；以及加法逻辑，所述加法逻辑被配置成计算加法输出，所述加法输出由被右移n的以下总和的n个最低有效位表示：长度为2n的第一二进制值，其中n个最高有效位和n个最低有效位各自为由β表示的位值串；长度为2n的第二二进制值，其中n个最高有效位和n个最低有效位各自为由γ表示的位值串；以及二进制值1。8.根据权利要求7所述的二进制逻辑电路，其中，所述缩减逻辑被配置成将x的所述位选择解释成n位行x′的总和，每行表示x的所述位选择的n个连续位，使得x的所述位选择的每个位仅贡献一行并且x的所述位中的全部均被分配到行，并且所述缩减逻辑被配置成在一系列缩减步骤中缩减所述n位行x′的所述总和，以便生成所述第一n位整数β和所述第二n位整数γ的所述总和，其中每个缩减步骤包括将x′的多个所述n位行相加，从而生成一个或多个较少n位行的总和。9.根据权利要求8所述的二进制逻辑电路，其中，所述缩减逻辑被配置成在生成二进制位置n+1处的行的进位位的缩减步骤中，将所述进位位用作所述行的最低有效位。10.根据权利要求8所述的二进制逻辑电路，其中，所述缩减逻辑包括被配置成在每个缩减步骤处对x′的所述行进行并行操作的多个缩减单元以及串联耦合在一起的多个缩减级，每个缩减级包括被配置成并行操作以执行缩减步骤的所述缩减单元中的一个或多个。11.根据权利要求10所述的二进制逻辑电路，其中，针对位片i的来自输入x的所述位选择的长度是vi，并且所述缩减逻辑包括至少个缩减单元，每个缩减单元对x′的三行的不同集合进行操作，以使得在每个缩减步骤中行数被缩减约三分之一。12.根据权利要求10所述的二进制逻辑电路，其中，所述缩减...

【专利技术属性】
技术研发人员：托马斯·罗斯，
申请(专利权)人：畅想科技有限公司，
类型：发明
国别省市：英国,GB