栅极驱动器电路及其操作方法和用于电路保护的系统技术方案

公开了一种栅极驱动器电路及其操作方法以及用于电路保护的系统。方法包括从包括正电源电压和负电源电压的电源向栅极驱动器电路供电。方法还包括将负电源电压与晶体管的输出端子处的第一电压进行比较，其中，栅极驱动器电路耦接至晶体管的栅极端子。方法还包括当负电源电压比触发电压更负时操作栅极驱动器电路，其中，触发电压是高于第一电压的预定电压。方法还包括当负电源电压比触发电压更正时禁用栅极驱动器电路的至少一部分。

Gate driver circuit and operation method and system for circuit protection

A gate driver circuit and its operation method and a system for circuit protection are disclosed. The method includes supplying power to the gate driver circuit from the power supply including the positive supply voltage and the negative supply voltage. The method also includes the comparison of the negative power supply voltage with the first voltage at the output terminal of the transistor, in which the gate driver circuit is coupled to the gate terminal of the transistor. The method also includes operating the gate driver circuit when the negative supply voltage is more negative than the trigger voltage, where the trigger voltage is higher than the predetermined voltage of the first voltage. The method also includes disabling at least part of the gate driver circuit when the negative supply voltage is corrected than the trigger voltage.

【技术实现步骤摘要】
栅极驱动器电路及其操作方法和用于电路保护的系统
本专利技术总体上涉及用于电压保护电路的系统和方法，并且在特定实施例中涉及用于电路保护的系统和方法。
技术介绍
栅极驱动器电路遍及从计算机到机动车辆到太阳能发电的许多电子应用。栅极驱动器电路可以被用于实现开关模式电路的一部分，包括例如开关模式电源或另一开关模式电路。开关模式电路可以使用栅极驱动器电路来实现，以驱动诸如IGBT(绝缘栅双极型晶体管)或MOSFET(金属氧化物半导体场效应晶体管)功率器件的一个或更多个开关晶体管的栅极。在一些情况下，栅极驱动器电路的负电压源可能会由于物理缺陷(例如接合线升离、接合线断裂、焊点升离)或由于另一因素(例如外部电源或其它电路的故障)而变得浮动或不确定。在这种情况下，负电压源与另一电压基准之间的寄生二极管可以被正向偏置并产生高电流路径。例如，负电压源可以是VEE电源，并且电压基准可以是连接至被驱动的开关晶体管的发射极或源极的GND。在一些情况下，栅极驱动器电路可以具有欠压锁定(UVLO)电路，该UVLO电路将VEE电压与GND电压进行比较，并且在VEE在GND的某一限定电压范围内时禁用电路。然而，在一些情况下，期望电路中的一些或全部在VEE接近或等于GND时仍持续工作，在这种情况下，UVLO电路是不合适的。此外，在使用栅极驱动器电路的一些实施例中，VEE连接至GND，因此不可能使用比较VEE和GND的UVLO电路。例如，在使用有源米勒(Miller)钳位的一些栅极驱动器电路中可以连接VEE和GND，以防止开关晶体管的重新导通。一些栅极驱动器电路可以包括感测高电流状况的开始的保护电路，并且采取预防措施来避免或减少高电流。
技术实现思路
根据本专利技术的一个实施例，一种用于操作栅极驱动器电路的方法包括从包括正电源电压和负电源电压的电源向栅极驱动器电路供电。该方法还包括将负电源电压与晶体管的输出端子处的第一电压进行比较，其中栅极驱动器电路耦接至晶体管的栅极端子。该方法还包括当负电源电压比触发电压更负时操作栅极驱动器电路，其中触发电压是高于第一电压的预定电压。该方法还包括当负电源电压比触发电压更正时禁用栅极驱动器电路的至少一部分。根据本专利技术的另一实施例，一种栅极驱动器电路包括被配置成耦接至晶体管的输出端子的第一电压基准端子。栅极驱动器电路还包括耦接至电源端子和第一电压基准端子的电压检测电路，其中电压检测电路被配置成检测第一电源电压状况、第二电源电压状况和第三电源电压状况。在第一电源电压状况下，电源端子处的电压相对于第一电压基准端子处的电压为负；在第二电源电压状况下，电源端子处的电压相对于第一电压基准端子处的电压为正，并且电源端子处的电压小于正触发电压；以及在第三电源电压状况下，电源端子处的电压相对于第一电压基准端子处的电压为正，并且电源端子处的电压大于正触发电压。栅极驱动器电路还包括耦接至电压检测电路的关断电路，所述关断电路被配置成在电压检测电路检测到第三电源电压状况时禁用栅极驱动器电路的至少一部分。根据本专利技术的另一实施例，一种电路包括电压监测电路。电压监测电路包括：比较器；耦接在基准电压节点与第一电源端子之间的第一分压器，其中第一分压器的输出端耦接至比较器的第一输入端；以及耦接在基准电压节点与晶体管的输出端子之间的第二分压器，其中第二分压器的输出端耦接至比较器的第二输入端。电压监测电路还包括耦接至电压监测电路的栅极驱动器电路，其中栅极驱动器的一部分被配置成在比较器的输出端处于第一状态时激活，其中栅极驱动器电路的该部分被配置成在比较器的输出端处于第二状态时停用，其中当第一电源端子具有比正触发电压更负的电压时，比较器的输出端处于第一状态，以及其中当第一电源端子具有大于或等于正触发电压的电压时，比较器的输出端处于第二状态。附图说明为了更全面地理解本专利技术及其优点，现在参考以下结合附图进行的描述，在附图中：图1是具有保护电路的栅极驱动器电路的示意图；图2是具有电压钳位的保护电路的实施例；图3是具有限压晶体管的保护电路的实施例；以及图4是具有以GND为基准的比较器电路输入的保护电路的实施例。具体实施方式在下面参考附图更详细地说明本专利技术的实施例之前，应当指出的是，相同或功能上等同的元素在附图中具有相同的附图标记，并且这些元素的重复描述将被省略。因此，对具有相同附图标记的元素的描述在各种实施例中是可互换的和/或可适用的。在一个实施例中，如果负电源(例如，VEE2)的电压升高到大于另一电压基准(例如，GND)的某个触发电压，则保护电路可以关断集成电路的一部分。即使例如VEE2电压与GND电压相同或VEE2电压高于GND电压但小于高于GND电压的触发电压，保护电路也可以允许集成电路工作。保护电路可以连接至诸如栅极驱动器电路或其它类型电路的集成电路的一部分，或者可以是该集成电路的一部分。在一些情况下，集成栅极驱动器可以包括用于电路的栅极驱动器部分的双极电源。例如，集成栅极驱动器可以包括正电源、负电源和电压基准。在一些情况下，作为说明性示例，正电源可以是+15V的VCC2，负电源可以是-5V至-15V的VEE2，并且电压基准可以是0V的GND。在其它情况下，集成栅极驱动器可以是包括正电源(例如，+15V的VCC2)和电压基准(例如，0V的GND和/或VEE2)的单极器件。在具有p掺杂衬底的一些集成芯片中，使用最负电源(例如，VEE2)来偏置芯片的衬底。在一些情况下，VEE2电位的偏置可能会例如由于接合线升离或断裂、焊点升离或外部电源发生故障而丧失。在这种情况下，VEE2可能会浮动或不确定。在p掺杂衬底被VEE2标称偏置的情况下，衬底可能会由于浮动的VEE2电位而变得带电。如果VEE2不确定，则存在VCC2与VEE2之间的电路会经由从VEE2到GND的被正向偏置的寄生二极管或ESD二极管而被非故意供电的风险。例如，寄生二极管可以在由VEE2标称偏置的p掺杂衬底与由GND标称偏置的n阱之间导通。以这种方式从VEE2流向GND的电流可能会增加闭锁(latch-up)、由于过量的电流导致的过热或导致应用的操作故障的其它不期望状况的风险。一些栅极驱动器监测GND与VEE2之间的差分电压，并且如果该差分电压为零或低于限定的差分电压(其在一些情况下等于几伏特)，则停止栅极驱动器的工作。以这种方式，可以关断或防止导通VEE2与GND之间的寄生二极管，或者可以限制流过导通的寄生二极管的电流以减少对器件的可能损坏。然而，在一些情况或电路配置中，可能期望器件在GND-VEE2差分电压为零的情况下仍持续工作。例如，器件可以被设计成使用双极电源或单极电源工作。作为另一示例，器件的持续工作可以比减少过量的电流或降低损坏器件的机率有更高的优先级。本公开描述了允许集成电路即使在例如VEE2电压高于GND电压的情况下仍工作的保护电路方法和系统。如果VEE2电压是高于GND电压的某一触发电压，则保护电路可以关断集成电路的全部或一部分。为了防止VEE2与GND之间的任何寄生二极管，触发电压可以位于GND与二极管的正向电压之间的某处。例如，如果VEE2是高于GND的0.3V、高于GND的0.5V或高于GND的另一电压，则保护电路可以激活。以这种方式，即使当VEE2＝GND时，或者当VEE本文档来自技高网...

【技术保护点】
一种用于操作栅极驱动器电路的方法，包括：从包括正电源电压和负电源电压的电源向所述栅极驱动器电路供电；将所述负电源电压与晶体管的输出端子处的第一电压进行比较，其中，所述栅极驱动器电路耦接至所述晶体管的栅极端子；当所述负电源电压比触发电压更负时，操作所述栅极驱动器电路，其中，所述触发电压是高于所述第一电压的预定电压；以及当所述负电源电压比所述触发电压更正时，禁用所述栅极驱动器电路的至少一部分。

【技术特征摘要】
2016.10.24 US 15/332,7551.一种用于操作栅极驱动器电路的方法，包括：从包括正电源电压和负电源电压的电源向所述栅极驱动器电路供电；将所述负电源电压与晶体管的输出端子处的第一电压进行比较，其中，所述栅极驱动器电路耦接至所述晶体管的栅极端子；当所述负电源电压比触发电压更负时，操作所述栅极驱动器电路，其中，所述触发电压是高于所述第一电压的预定电压；以及当所述负电源电压比所述触发电压更正时，禁用所述栅极驱动器电路的至少一部分。2.根据权利要求1所述的方法，其中，所述触发电压在高于所述第一电压的约0.1V至约0.5V之间。3.根据权利要求1所述的方法，其中，所述触发电压比所述第一电压高出小于二极管正向工作电压的电压。4.根据权利要求1所述的方法，其中，所述晶体管的输出端子是发射极端子或源极端子。5.根据权利要求1所述的方法，其中，所述晶体管是金属氧化物半导体场效应晶体管MOSFET。6.根据权利要求1所述的方法，其中，比较包括：将所述负电源电压相对于基准电压分压以形成第一分压；将所述第一电压相对于所述基准电压分压以形成第二分压；以及将所述第一分压与所述第二分压进行比较。7.根据权利要求6所述的方法，其中：将所述负电源电压相对于所述基准电压分压包括使用包括多个第一电阻元件的第一分压器电路；以及将所述第一电压相对于所述基准电压分压包括使用包括多个第二电阻元件的第二分压器电路。8.根据权利要求1所述的方法，其中，比较包括使用比较器电路。9.根据权利要求8所述的方法，还包括限制所述比较器电路的输入端子处的电压。10.根据权利要求9所述的方法，其中，限制所述比较器电路的输入端子处的电压包括使用耦接至所述比较器电路的输入端子的钳位电路。11.一种栅极驱动器电路，包括：第一电压基准端子，所述第一电压基准端子被配置成耦接至晶体管的输出端子；电压检测电路，所述电压检测电路耦接至电源端子和所述第一电压基准端子，其中，所述电压检测电路被配置成检测第一电源电压状况、第二电源电压状况和第三电源电压状况，其中：在所述第一电源电压状况下，所述电源端子处的电压相对于所述第一电压基准端子处的电压为负，在所述第二电源电压状况下，所述电源端子处的电压相对于所述第一电压基准端子处的电压为正，并且所述电源端子处的电压小于正触发电压，以及在所述第三电源电压状况下，所述电源端子处的电压相对于所述第一电压基准端子处的电压为正，并且所述电源端子处的电压大于所述正触发电压；和关断电路，所述关断电路耦接至所述电压检测电路，所述关断电路被配置成当所述电压检测电路检测到所述第三电源电压状况时禁用所述栅极驱动器电路的至少一部分。12.根据权利要求11所述的栅极驱动器电路，其中，所述电压检测电路包括具有耦接至所述电源端子和所述第一电压基准端子的输入端的比较器。13.根据权利要求12所述的栅极驱动器电路，其中，所述电压检测电路还包括：耦接在第二电压基准端子与所述电源端子之间的第一分压器，其中，所述第一分压器的输出端耦接至所述比较器的第一输入端；以及耦接在第二电压基准端子与所述第一电压基准端子之间的第二分压器，其中，所述第二分压器的输出端耦接至所述比较器的第二输入端。14.根据权利要求13所述的栅极驱动器电路，其中：所述第一分压器包括耦接在所述比较器的第一输...

【专利技术属性】
技术研发人员：卡尔·诺林，埃尔温·胡贝尔，
申请(专利权)人：英飞凌科技奥地利有限公司，
类型：发明
国别省市：奥地利,AT