存储控制器以及包括存储控制器的存储系统技术方案

本发明专利技术公开了存储控制器以及包括存储控制器的存储系统。经由多个通道与存储介质连接的存储控制器包括：信号处理块，包括多个信号处理引擎；以及解码调度器，被配置为控制数据路径以使得所述多个信号处理引擎的至少一个激活的信号处理引擎分别与所述多个通道连接。

Storage controller and storage system including storage controller

The present invention discloses a storage controller and a storage system including a storage controller. A storage controller which is connected to a storage medium via a plurality of channels includes a signal processing block, including a plurality of signal processing engines, and a decoding scheduler configured to control the data path so that at least one activated signal processing engine of the plurality of signal processing engines is connected to the plurality of channels.

【技术实现步骤摘要】
存储控制器以及包括存储控制器的存储系统相关申请的交叉引用本申请要求于2012年12月11日在韩国知识产权局提交的韩国专利申请No.10-2012-0143726的优先权，其全部内容通过引用并入于此。
这里描述的本专利技术构思的至少部分实施例涉及存储器件。例如，本专利技术构思的至少部分实施例涉及控制存储介质的存储控制器和/或包括存储控制器的存储系统。
技术介绍
半导体存储器通常被认为是诸如计算机和范围从卫星到消费电子的基于微处理器的应用这样的数字逻辑系统设计的最关键的微电子元件之一。因此，通过微缩实现更高密度和更快速度的半导体存储器制造方面的进步，包括工艺提高和技术发展，有助于建立用于其它数字逻辑族的执行标准。半导体存储器件可以表征为易失性随机存取存储器(RAM)或者非易失性存储器件。在RAM中，要么通过设置诸如随机存取存储器(SRAM)中的双稳态触发器的逻辑状态，要么通过如动态随机存取存储器(DRAM)中的电容器的充电，来存储逻辑信息。在两种情况中任一种中，数据被存储并且只要施加电力就能够被读出，并且在切断电力时丢失；因此，它们被称作易失性存储器。非易失性存储器，诸如掩模只读存储器(本文档来自技高网...

【技术保护点】
一种经由多个通道与存储介质连接的存储控制器，包括：信号处理块，包括多个信号处理引擎；以及解码调度器，被配置为控制数据路径以使得所述多个信号处理引擎的至少一个激活的信号处理引擎分别与所述多个通道连接，所述存储控制器还包括：多个先入先出缓冲器(FIFO)，被配置为临时存储将被传输到所述多个通道的数据；以及编码调度器，包括第一总线矩阵，所述第一总线矩阵被配置为基于包括在第一分组数据中的控制信息，将分别与所述多个FIFO相对应的第一分组数据顺序地传输至所述至少一个激活的信号处理引擎。

【技术特征摘要】
2012.12.11 KR 10-2012-01437261.一种经由多个通道与存储介质连接的存储控制器，包括：信号处理块，包括多个信号处理引擎；以及解码调度器，被配置为控制数据路径以使得所述多个信号处理引擎的至少一个激活的信号处理引擎分别与所述多个通道连接，所述存储控制器还包括：多个先入先出缓冲器(FIFO)，被配置为临时存储将被传输到所述多个通道的数据；以及编码调度器，包括第一总线矩阵，所述第一总线矩阵被配置为基于包括在第一分组数据中的控制信息，将分别与所述多个FIFO相对应的第一分组数据顺序地传输至所述至少一个激活的信号处理引擎。2.如权利要求1所述的存储控制器，还包括：CPU，被配置为确定所述存储控制器的操作条件；以及寄存器，被配置为存储所述多个信号处理引擎的激活信息，所述存储控制器被配置以使得根据所述CPU的确定结果决定所述激活信息。3.如权利要求2所述的存储控制器，其中，所述存储控制器被配置以使得通过存储在所述寄存器中的激活信息激活部分或者全部所述多个信号处理引擎。4.如权利要求1所述的存储控制器，其中：所述编码调度器被配置为控制数据路径以使得所述多个FIFO中的数据被传输到所述多个信号处理引擎当中的至少一个激活的信号处理引擎。5.如权利要求4所述的存储控制器，其中，所述编码调度器还包括：第一分组生成器，被配置为通过将基于所述至少一个激活的信号处理引擎的状态的控制信息添加到从所述多个FIFO中的每一个输出的数据，来生成所述第一分组数据。6.如权利要求5所述的存储控制器，其中，所述解码调度器包括：第二分组生成器，被配置为通过将基于所述至少一个激活的信号处理引擎的状态的控制信息添加到从所述多个通道中的每一个输出的数据，来生成第二分组数据；以及第二总线矩阵，被配置为基于包括在第二分组数据中的控制信息，将分别与所述多个通道相对应的第二分组数据顺序地传输至所述至少一个激活的信号处理引擎。7.如权利要求2所述的存储控制器，其中，所述存储控制器被配置以使得如果所述存储控制器的确定的操作条件是高性能操作条件，则所述CPU决定所述寄存器的值以使得所述多个信号处理引擎全部被激活。8.如权利要求7所述的存储控制器，其中，所述编码调度器被配置为生成第一分组数据以使得当所述多个信号处理引擎当中的信号处理引擎执行编码操作时，数据被分配至所述多个信号处理引擎的激活的信号处理引擎当中除了执行所述编码操作的信号处理引擎之外的其余信号处理引擎。9.如权利要求7所述的存储控制器，其中，所述解码调度器被配置为生成第二分组数据以使得当所述多个信号处理引擎当中的信号处理引擎执行解码操作时，数据被分配至所述多个信号处理引擎的激活的信号处理引擎当中除了执行所述解码操作的信号处理引擎之外的其余信号处理引擎。10.如权利要求7所述的存储控制器，其中，所述解码调度器被配置为生成第二分组数据以使得经由所述多个通道其中之一传输的数据被分配至所述多个信号处理引擎的激活的信号处理引擎。11.如权利要求7所述的存储控制器，其中，所述编码调度器被配置为生成第一分组数据以使得经由所述多个FIFO其中之一传输的数据被分配至所述多个信号处理引擎的激活的信号处理引擎。12.如权利要求7所述的存储控制器，其中，所述多个信号处理引擎是误差校正代码引擎、压缩引擎、加密引擎或者哈希键引擎。13.如权利要求1所述的存储控制器，其中，所述多个信号处理引擎的总数目等于或者小于所述多个通道的总数目。14.如权利要求1所述的存储控制器，其中，所述多个信号处理引擎每个被配置为根据相同的误差校正代码算法操作。15.一种存储系统，包括：存储介质；以及存储控制器，经由多个通道与所述存储介质连接，其中，所述存储控制器包括多个信号处理引擎，并且包括编码/解码块，所述编码/解码块被配置为当所述存储系统使用所述多个通道执行存储操作时，将所述多个信号处理引擎分别连接至所述多个通道，其中存储控制器还包括：多个先入先出缓冲器(FIFO)，被配置为临时存储将被传输到所述多个通道的数据；编码调度器，包括第一总线矩阵，所述第一总线矩阵被配置为基于包括在第一分组数据中的控制信息，将分别与所述多个FIFO相对应的第一分组数据顺序地传输至至少一个激活的信号处理引擎。16.如权利要求15所述的存储系统，其中，所述存储控制器包括：CPU，被配置为通过确定所述存储控制器的操作条件生成确定结果；寄存器，被配置为存储所述多个信号处理引擎的激活信息，所述存储控制器被配置为根据所述C...

【专利技术属性】
技术研发人员：禹成勋，金学善，权义赫，朴在根，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR