对电子装置执行信号控制的装置及方法制造方法及图纸

本发明专利技术提供一种对电子装置执行信号控制的装置及方法。装置包括多个时钟缓冲器对和相位检测器，多个时钟缓冲器对串联地电连接在一起并设置在电子装置的集成电路的特定电路中，每个时钟缓冲器对包括设置在不同方向上的两个时钟缓冲器，两个时钟缓冲器中的一个位于一条普通传输路径上，用于分配集成电路的基准时钟信号，另一个位于一条特殊传输路径上，用以作为在特定电路的校准过程中毗邻普通传输路径的返回路径，普通传输路径的末端作为特殊传输路径的起点。相位检测器用以对从特殊传输路径获取的基准时钟信号执行相位检测，以根据基准时钟信号的分配时间校准特定电路。本发明专利技术提供的对电子装置执行信号控制的装置及方法，能够解决信号的偏移。

【技术实现步骤摘要】
对电子装置执行信号控制的装置及方法
本专利技术涉及对片上系统(SystemonChip,SoC)架构和存储芯片之间的信号进行时序控制的技术，更具体地，涉及一种对电子装置执行信号控制的装置及方法。
技术介绍
在现有技术中，半导体芯片可以整合在一起并封装在同一封装体内，以减小印刷电路板的尺寸和/或电子装置的尺寸。以SOC架构为例，半导体芯片可包括SOC芯片以及随机存取存储器(RandomAccesssMemory,以下简称为RAM)芯片，其中，SOC芯片的四个边的附近具有多个存储接口终端(memoryinterfaceterminal)，且RAM芯片的四个边的附近设置有多个存储接口终端。在现有技术中，RAM芯片可设置在SOC芯片上，而RAM芯片的存储接口终端可与SOC芯片的存储接口终端通过焊接(soldering)方式实现电连接。但是，这会出现一些问题。例如，不同长度的线路可能导致信号的偏移(skew)问题。特别是，在两条线路的长度之间的差距达到数千微米(micrometer)的情形下，例如，将很难进行时序的分配。因此，需要开发设计一种新的方法，以加强对具有封装在一起的多个半导体芯片的电子装置的存储接口控制，从而保证电子装置的整体性能。
技术实现思路
基于以上问题，本专利技术提供了一种对电子装置执行信号控制的装置及方法。根据本专利技术的第一方面，提供一种对电子装置执行信号控制的装置，所述装置包括所述电子装置的至少一部分，所述装置包括：多个时钟缓冲器对，其串联地电连接在一起并设置在所述电子装置的集成电路的特定电路中，其中，所述多个时钟缓冲器对中的每个时钟缓冲器对包括设置在不同方向上的两个时钟缓冲器，所述两个时钟缓冲器中的一个位于一条普通传输路径上，所述普通传输路径用于分配所述集成电路的基准时钟信号，所述两个时钟缓冲器中的另一个位于一条特殊传输路径上，所述特殊传输路径用以作为在所述特定电路的校准过程中毗邻所述普通传输路径的返回路径，且所述普通传输路径的末端被作为所述特殊传输路径的起点；以及相位检测器，耦接于所述多个时钟缓冲对，并设置在所述集成电路中，用以对从所述特殊传输路径获取的所述基准时钟信号执行相位检测，以根据所述基准时钟信号的分配时间校准所述特定电路。根据本专利技术的第二方面，提供一种对电子装置执行信号控制的方法，所述方法包括以下步骤:利用多个时钟缓冲器对来传输所述电子装置的集成电路的基准时钟信号，所述多个时钟缓冲器对串联地电连接并设置在所述集成电路的特定电路中，其中，所述时钟缓冲器对中的每个时钟缓冲器对包括设置在不同方向上的两个时钟缓冲器，所述两个时钟缓冲器中的一个位于一条普通传输路径上，所述普通传输路径用以分配所述集成电路的所述基准时钟信号，所述两个时钟缓冲器中的另一个位于一条特殊传输路径上，所述特殊传输路径用以作为在所述特定电路的校准过程中毗邻于所述普通传输路径的返回路径，且所述普通传输路径的末端被用作所述特殊传输路径的起点；以及利用所述集成电路中的相位检测器对从所述特殊传输路径获取的所述基准时钟信号执行相位检测，以根据所述基准时钟信号的分配时间校准所述特定电路。本专利技术提供的对电子装置执行信号控制的装置及方法，以恰当地解决信号的偏移问题，以保证电子装置的整体性能。附图说明为了更清楚地说明本专利技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1为根据本专利技术实施例的对电子装置执行存储接口控制的装置的示意图。图2为根据本专利技术另一实施例的对电子装置执行存储接口控制的装置的示意图。图3为根据本专利技术另一实施例的对电子装置执行存储接口控制的装置的示意图。图4为根据本专利技术实施例的对电子装置执行存储接口控制的装置的示意图。图5为根据本专利技术实施例的对电子装置执行存储接口控制的方法的流程图。图6为根据本专利技术实施例的与图5所示的方法有关的控制方案的相关波形图。图7为根据本专利技术另一实施例的与图5所示的方法有关的控制方案的相关波形图。图8为根据本专利技术实施例的于图7所示的控制方案的减速阶段中使用两串二进制数据流的对电子装置执行存储接口控制的装置的示意图。图9为根据本专利技术实施例的对应于图8所示的两串二进制数据流的相关波形的波形图。图10为根据本专利技术实施例的于图7所示的控制方案的位移阶段中使用两串二进制数据流的对电子装置执行存储接口控制的装置的示意图。图11为根据本专利技术实施例的对应于图10所示的两串二进制数据流的相关波形的波形图。图12为根据本专利技术实施例的于图7所示的控制方案的位移阶段中使用两串二进制数据流的对电子装置执行存储接口控制的装置的示意图。图13为根据本专利技术实施例的对应于图12所示的两串二进制数据流的相关波形的波形图。图14为根据本专利技术实施例的于图7所示的控制方案的加速阶段中使用两串二进制数据流的对电子装置执行存储接口控制的装置的示意图。图15为根据本专利技术实施例的对应于图14所示的两串二进制数据流的相关波形的波形图。具体实施方式下面结合附图和实施例，对本专利技术作进一步的详细描述。特别指出的是，以下实施例仅用于说明本专利技术，但不对本专利技术的范围进行限定。同样的，以下实施例仅为本专利技术的部分实施例而非全部实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本专利技术保护的范围。某些词语在说明书和权利要求书中均有使用，其代表确定的元件。本领域的技术人员可以理解的是，不同的电子装备制造商可能会对同一个元件采用不同的名称。本申请以功能来区分元件，而并不以名称来区分元件。此外，在说明书和权利要求书中，词语“包括”是开放式的，其应该被理解为“包括，但不限于...”。同样，词语“连接”应该被理解为间接的或直接的电连接。因此，如果一个装置连接到另一个装置，那么所述连接可为直接的电连接，或通过其他装置的连接而实现的间接电连接。图1为根据本专利技术实施例的对电子装置执行存储接口控制的装置100-1的示意图。请参见图1，装置100-1包括上述电子装置的至少一部分(例如部分或整体)。举例来说，装置100-1可能包括上述电子装置中的一部分，更具体地，其可为至少一个硬件电路，例如电子装置中的至少一个集成电路(IntegratedCircuit，以下简称为IC)。在其它的实施例中，装置100-1也可为整个上述电子装置。或者，在其它的实施例中，装置100-1可包括具有上述电子装置的系统(例如，包括上述电子装置的音/视频系统)。上述电子装置的例子可包括，但并不局限于，移动电话(例如多功能移动电话)、个人数字助手(PersonalDigitalAssistant,PDA)、和个人计算机(例如手提计算机)。如图1所示，装置100-1可包括相位检测器110、模拟延迟线111A、模拟延迟线111B和多个时钟缓冲器对112-1、112-2、…、112-(K-1)、和112-K，其中，符号“K”代表大于1的任意正整数；其中，模拟延迟线111A耦接于生成基准时钟信号(referenceclocksignal)REF的基准时钟源(referenceclocksource)，并设置在电子装置的IC(如本文档来自技高网...

【技术保护点】
一种对电子装置执行信号控制的装置，所述装置包括所述电子装置的至少一部分，其特征在于，所述装置包括：多个时钟缓冲器对，其串联地电连接在一起并设置在所述电子装置的集成电路的特定电路中，其中，所述多个时钟缓冲器对中的每个时钟缓冲器对包括设置在不同方向上的两个时钟缓冲器，所述两个时钟缓冲器中的一个位于一条普通传输路径上，所述普通传输路径用于分配所述集成电路的基准时钟信号，所述两个时钟缓冲器中的另一个位于一条特殊传输路径上，所述特殊传输路径用以作为在所述特定电路的校准过程中毗邻所述普通传输路径的返回路径，且所述普通传输路径的末端作为所述特殊传输路径的起点；以及相位检测器，耦接于所述多个时钟缓冲对，并设置在所述集成电路中，用以对从所述特殊传输路径获取的所述基准时钟信号执行相位检测，以根据所述基准时钟信号的分配时间校准所述特定电路。

【技术特征摘要】
2014.03.06 US 61/948,569;2014.11.06 US 14/535,2991.一种对电子装置执行信号控制的装置，所述装置包括所述电子装置的至少一部分，其特征在于，所述装置包括：多个时钟缓冲器对，其串联地电连接在一起并设置在所述电子装置的集成电路的特定电路中，其中，所述多个时钟缓冲器对中的每个时钟缓冲器对包括设置在不同方向上的两个时钟缓冲器，所述两个时钟缓冲器中的一个位于一条普通传输路径上，所述普通传输路径用于分配所述集成电路的基准时钟信号，所述两个时钟缓冲器中的另一个位于一条特殊传输路径上，所述特殊传输路径用以作为在所述特定电路的校准过程中毗邻所述普通传输路径的返回路径，且所述普通传输路径的末端作为所述特殊传输路径的起点；以及相位检测器，耦接于所述多个时钟缓冲对，并设置在所述集成电路中，用以对从所述特殊传输路径获取的所述基准时钟信号执行相位检测，以根据所述基准时钟信号的分配时间校准所述特定电路。2.如权利要求1所述的对电子装置执行信号控制的装置，其特征在于，所述装置还包括：第一模拟延迟线，耦接于生成所述基准时钟信号的基准时钟源，并位于所述普通传输路径的起点，用以延迟所述基准时钟信号并输出延迟后的基准时钟信号至所述普通传输路径上的第一时钟缓冲器，其中，所述模拟延迟线的长度是根据在所述特定电路的校准过程中所述相位检测器的至少一次相位检测结果而调节，且所述至少一次相位检测结果是根据从所述基准时钟源直接获取的所述基准时钟信号来测量的；以及第二模拟延迟线，耦接于所述相位检测器，并位于所述特殊传输路径的末端，用以延迟从位于所述特殊传输路径的最末端的时钟缓冲器获取的所述基准时钟信号。3.如权利要求1所述的对电子装置执行信号控制的装置，其特征在于，所述装置还包括：第一模拟延迟线，耦接于生成所述基准时钟信号的基准时钟源，并位于所述普通传输路径的起点，用以延迟所述基准时钟信号并输出延迟后的基准时钟信号至所述普通传输路径的第一时钟缓冲器，其中，所述模拟延迟线的长度是根据在所述特定电路的校准过程中所述相位检测其的至少一次相位检测结果而调节，且所述至少一次相位检测结果是根据与累加偏移码相关联的变化后的基准时钟信号来测量的；以及第二模拟延迟线，耦接于所述相位检测器，并位于所述特殊传输路径的末端，用以延迟从位于所述特殊传输路径的最末端的时钟缓冲器获取的所述基准时钟信号。4.如权利要求1所述的对电子装置执行信号控制的装置，其特征在于，所述装置还包括：第一直接数字合成子模块，耦接于生成所述基准时钟信号的基准时钟源与所述普通传输路径的起点之间，用以对所述基准时钟信号执行直接数字合成操作以生成直接数字合成结果，并输出所述直接数字合成结果至所述普通传输路径的第一时钟缓冲器，其中，所述直接数字合成操作对应于在所述特定电路的校准过程中所述相位检测器的至少一次相位检测结果；第二直接数字合成子模块，耦接于生成所述基准时钟信号的所述基准时钟源和所述相位检测器之间，用以对所述基准时钟执行另一直接数字合成操作，以生成另一直接数字合成结果并输出所述另一直接数字合成结果至所述相位检测器；以及计算模块，耦接于所述第一直接数字合成子模块和所述相位检测器之间，用以根据所述至少一次相位检测结果进行计算，以生成至少一个计算结果，用于改变由所述第一直接数字合成子模块所执行的所述直接数字合成操作。5.如权利要求1-4任一项所述的对电子装置执行信号控制的装置，其特征在于，所述特定电路至...

【专利技术属性】
技术研发人员：陈尚斌，谢博伟，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：中国台湾,71