一种FPGA电路制造技术

本实用新型专利技术公开了一种FPGA电路，特点是供电控制模块包括第四电阻、第四电容、第五电容、第一电感和PMOS管，电源模块设置有系统供电电压输出端、内核供电电压输出端和配置电压输出端，第四电容的一端、第五电容的一端、第一电感的一端和系统供电电压输出端连接，第四电容的另一端与第五电容的另一端均接地，第一电感的另一端、第四电阻的一端和PMOS管的源极连接，第四电阻的另一端、PMOS管的栅极和ARM芯片的FPGA_IO_EN端连接，PMOS管的漏极与FPGA芯片的供电模块的I/O管脚供电端连接；优点是在保持FPGA芯片快速响应能力的同时最大限度地降低系统功耗。

A FPGA circuit

The utility model discloses a FPGA circuit is characterized by power supply control module includes fourth resistors, fourth capacitor and fifth capacitor and the first inductor and PMOS tube, power supply module is provided with a power supply voltage output terminal system, power supply voltage output terminal and the kernel configuration output voltage, the fourth capacitor is fifth, the end of the first inductor and capacitor one end of the power supply and system voltage connected to the output end of the other end and the other end of the fifth capacitor and fourth capacitor are grounded on the other end, the fourth end of the first resistor inductor and PMOS tube source connection, the fourth resistance, the other end of the gate of the PMOS pipe and the ARM chip FPGA_IO_EN is connected with the drain of power supply a module and FPGA chip PMOS tube I/O pin connected power supply; has the advantages of quick response capability while minimizing the power consumption of the system in FPGA chip.

【技术实现步骤摘要】
一种FPGA电路
本技术涉及一种电路结构，尤其是一种FPGA电路。
技术介绍
市面上的控制和运算芯片如DSP、ARM、单片机等都有待机、休眠等低功耗工作模式，当电路暂时不需要此类芯片参与时可以采用低功耗模式，在需要的时候可以快速启动；相比直接断电的方式，采用类似于待机、休眠等方式可以在节省电源的同时保持芯片电路的快速响应能力，因为这种方式通常在内存中保留必要的程序内容，在芯片重新投入运行时不需要再次加载程序。FPGA作为一种半定制集成电路芯片，广泛应用于一些批量小、设计时间短的应用场合，所以一般不具有类似于待机、休眠等低功耗工作模式。因此在一些对功耗要求比较高的设备中FPGA持续运行产生的功耗通常占了很大的比重，成了影响整体功耗的重要因素；而在将FPGA断电后重新启动需要再次从FLASH中加载程序，以ALTERA公司CYCLONE系列FPGA为例，重新加载的时间开销大概在200ms左右，在一些时间要求严格的场合下这么长的时间开销是不能接受的。
技术实现思路
本技术所要解决的技术问题是提供一种能够有效降低非工作状态时系统功耗的FPGA电路。本技术解决上述技术问题所采用的技术方案为：一种FPGA电路，包括FPGA芯片、供电控制模块、ARM芯片和电源模块，所述的电源模块设置有系统供电电压输出端、内核供电电压输出端和配置电压输出端，所述的供电控制模块包括第四电阻、第四电容、第五电容、第一电感和PMOS管，所述的第四电容的一端、所述的第五电容的一端、所述的第一电感的一端和所述的系统供电电压输出端连接，所述的第四电容的另一端与所述的第五电容的另一端均接地，所述的第一电感的另一端、所述的第四电阻的一端和所述的PMOS管的源极连接，所述的第四电阻的另一端、所述的PMOS管的栅极和所述的ARM芯片的FPGA_IO_EN端连接，所述的ARM芯片用于通过FPGA_IO_EN端输出通断控制信号到所述的PMOS管的栅极，所述的PMOS管的漏极与所述的FPGA芯片的供电模块的I/O管脚供电端连接。还包括锁相环模块和供电配置电路，所述的FPGA芯片的型号为EP4CE10E22C8，所述的锁相环模块包括第一电容、第二电容、电解电容和第二电感，所述的供电配置电路包括第五电阻、第六电阻、第七电阻、第九电阻、第十电阻、第十一电阻和第十二电阻，所述的第一电感的另一端为I/O管脚电压供电端，所述的第一电容的一端、所述的电解电容的正极、所述的第二电感的一端与所述的内核供电电压输出端连接，所述的第一电容的另一端、所述的电解电容的负极和所述的第二电容的一端均接地，所述的第二电感的另一端、所述的第二电容的另一端、所述的FPGA芯片的VCCD_PLL1引脚、所述的FPGA芯片的VCCD_PLL2引脚与所述的内核供电电压输出端连接，所述的FPGA芯片的VCCA1引脚、所述的FPGA芯片的VCCA2引脚和所述的配置电压输出端连接，所述的FPGA芯片的GNDA1引脚与所述的FPGA的GNDA2引脚均接地，所述的FPGA芯片的VCCIO1引脚、所述的FPGA芯片的VCCIO2引脚、所述的FPGA芯片的VCCIO3引脚、所述的FPGA芯片的VCCIO4引脚、所述的FPGA芯片的VCCIO5引脚、所述的FPGA芯片的VCCIO6引脚、所述的FPGA芯片的VCCIO7引脚、所述的FPGA芯片的VCCIO8引脚和所述的PMOS管的漏极连接，所述的FPGA芯片的内核供电电压输入端与所述的内核供电电压输出端连接，所述的FPGA芯片的MSEL0引脚与所述的第五电阻的一端连接，所述的第五电阻的另一端与所述的第七电阻的一端均接地，所述的FPGA芯片的MSEL1引脚与所述的第六电阻的一端连接，所述的第六电阻的另一端与所述的配置电压输出端连接，所述的第七电阻的另一端与所述的FPGA芯片的MSEL2引脚引脚连接，所述的第九电阻的一端、所述的第十电阻的一端、所述的第十一电阻的一端、所述的第十二电阻的一端与所述的I/O管脚电压供电端连接，所述的第九电阻的另一端与所述的FPGA芯片的DCLK引脚连接，所述的第十电阻的另一端与所述的FPGA芯片的CONF_DONE引脚连接，所述的第十一电阻的另一端与所述的FPGA芯片的nCONFIG引脚连接，所述的第十二电阻的另一端与所述的FPGA芯片的nSTATUS引脚连接。FPGA芯片的内核供电电压输入端和FPGA芯片的锁相环模块的数字部分供电电压端VCCD_PLL引脚的电压均为1.2V，而锁相环模块的模拟部分供电电压端VCCA引脚的电压为2.5V，这两部分为持续供电，保证FPGA芯片在运行或待机状态下内部程序不会丢失，FPGA芯片的VCCIO1～VCCIO8引脚为FPGA芯片的供电模块的I/O管脚供电端，电压值为3.3V，在系统待机状态下，该部分电压可由ARM芯片通过FPGA_IO_EN端输出通断控制信号到PMOS管的栅极控制断开，达到减小系统功耗的目的。FPGA芯片的TDI引脚、TDO引脚、TMS引脚和TCK引脚均用于JTAG测试电路，nCE引脚用于多器件串行配置，皆与本技术无关，依芯片手册连接，MSEL引脚为配置模式选择引脚，以AS模式配置连接方式；DCLK引脚、CONF_DONE引脚、nCONFIG引脚、nSTATUS引脚均为FPGA芯片加载FLASH中程序数据的控制引脚，对该部分管脚持续供电，可以使FPGA芯片从待机状态到重新启动后不需要重新加载程序，而是直接按照待机前保留的工作状态继续工作。与现有技术相比，本技术的优点在于PMOS管的门级与ARM芯片的FPGA_IO_EN端相连，PMOS管的源级通过第一电感与系统供电电压输出端相连，PMOS管的漏极与FPGA芯片的供电模块的I/O管脚供电端相连，ARM芯片通过FPGA_IO_EN端输出通断控制信号到PMOS管的栅极，即可接通或切断FPGA芯片的供电模块的I/O管脚供电端的供电电压；当FPGA芯片处于正常工作状态时，FPGA芯片进行信号处理运算，电源电路的系统供电电压输出端、内核供电电压输出端和配置电压输出端需要保持正常供电，保证系统稳定可靠地工作；在系统待机状态下，不需要FPGA芯片进行任何数据处理，保持电源模块的内核供电电压输出端和配置电压输出端输入FPGA芯片的内核供电电压和配置电压不变，切断FPGA芯片的供电模块的I/O管脚供电端的供电电压，此时流经FPGA芯片的电流减少，系统功耗降低，在系统再次启动工作时，通过ARM芯片接通FPGA芯片的供电模块的I/O管脚供电端的供电电压，由于FPGA芯片的内核供电电压和配置电压一直保持稳定，此时FPGA芯片不需要用重新加载配置芯片里的程序数据，可以直接从待机状态前保留的程序执行状态继续运行，因此，实现了在保持FPGA芯片快速响应能力的同时最大限度地降低系统功耗的效果，为一些需要FPGA芯片的低功耗应用如手持设备提供了一种降功耗设计方案；对于需要电池的便携设备可以延长工作时间，在降低FPGA芯片功耗的同时也降低了芯片温度，对芯片的散热要求也可以降低。附图说明图1为本技术中供电控制模块的电路结构图；图2为本技术中的部分电路结构图；图3为本技术中锁相环模块的电路结构图；图4为本技术中供电配置电路的电路结构图。本文档来自技高网...

【技术保护点】
一种FPGA电路，包括FPGA芯片、供电控制模块、ARM芯片和电源模块，所述的电源模块设置有系统供电电压输出端、内核供电电压输出端和配置电压输出端，其特征在于所述的供电控制模块包括第四电阻、第四电容、第五电容、第一电感和PMOS管，所述的第四电容的一端、所述的第五电容的一端、所述的第一电感的一端和所述的系统供电电压输出端连接，所述的第四电容的另一端与所述的第五电容的另一端均接地，所述的第一电感的另一端、所述的第四电阻的一端和所述的PMOS管的源极连接，所述的第四电阻的另一端、所述的PMOS管的栅极和所述的ARM芯片的FPGA_IO_EN端连接，所述的ARM芯片用于通过FPGA_IO_EN端输出通断控制信号到所述的PMOS管的栅极，所述的PMOS管的漏极与所述的FPGA芯片的供电模块的I/O管脚供电端连接。

【技术特征摘要】
1.一种FPGA电路，包括FPGA芯片、供电控制模块、ARM芯片和电源模块，所述的电源模块设置有系统供电电压输出端、内核供电电压输出端和配置电压输出端，其特征在于所述的供电控制模块包括第四电阻、第四电容、第五电容、第一电感和PMOS管，所述的第四电容的一端、所述的第五电容的一端、所述的第一电感的一端和所述的系统供电电压输出端连接，所述的第四电容的另一端与所述的第五电容的另一端均接地，所述的第一电感的另一端、所述的第四电阻的一端和所述的PMOS管的源极连接，所述的第四电阻的另一端、所述的PMOS管的栅极和所述的ARM芯片的FPGA_IO_EN端连接，所述的ARM芯片用于通过FPGA_IO_EN端输出通断控制信号到所述的PMOS管的栅极，所述的PMOS管的漏极与所述的FPGA芯片的供电模块的I/O管脚供电端连接。2.根据权利要求1所述的一种FPGA电路，其特征在于还包括锁相环模块和供电配置电路，所述的FPGA芯片的型号为EP4CE10E22C8，所述的锁相环模块包括第一电容、第二电容、电解电容和第二电感，所述的供电配置电路包括第五电阻、第六电阻、第七电阻、第九电阻、第十电阻、第十一电阻和第十二电阻，所述的第一电感的另一端为I/O管脚电压供电端，所述的第一电容的一端、所述的电解电容的正极、所述的第二电感的一端与所述的内核供电电压输出端连接，所述的第一电容的另一端、所述的电解电容的负极和所述的第二电容的一端均接地，所述的第二电感的另一端、所述的第二电容的另一端、所述的FPGA芯片的VCCD_PLL1引脚、所述的FP...

【专利技术属性】
技术研发人员：于海鹏，木建一，
申请(专利权)人：中电科宁波海洋电子研究院有限公司，
类型：新型
国别省市：浙江,33