具有高温稳定基板界面材料的异质外延结构制造技术

描述了包括从设置在晶体基板之上的沟槽层中的一个或多个沟槽延伸出来的高架晶体结构的晶体异质结构。在一些实施例中，界面层设置在硅基板表面之上。所述界面层便于在一定的生长温度下从沟槽底部生长高架结构，否则所述生长温度可能使基板表面劣化并且在所述高架结构中引发更多缺陷。所述沟槽层可以设置在所述界面层之上，其中，沟槽底部使所述界面层的一部分暴露。可以从沟槽过生长具有低缺陷密度表面的任意大的合并晶体结构。诸如III‑N晶体管的器件可以被进一步形成在升高晶体结构上，而基于硅的器件(例如，晶体管)可以形成在硅基板的其它区域中。

Heteroepitaxial structure of interface materials with high temperature and stability

A crystal heterostructure consisting of an elevated crystal structure extending from one or more trenches in a groove set above the crystal substrate is described. In some embodiments, the interface layer is set on the surface of the silicon substrate. The interface layer facilitates the growth of elevated structure from the bottom of the trench under certain growth temperature. Otherwise, the growth temperature may deteriorate the surface of the substrate and cause more defects in the elevated structure. The groove layer can be set above the interface layer, in which a portion of the interface layer is exposed at the bottom of the groove. Any large combined crystal structure with low defect density surfaces can be overgrown from the grooves. Such as device III N transistor can be further formed in the crystal structure increased, and based on silicon devices (e.g. transistors) can be formed on the silicon substrate in other areas.

【技术实现步骤摘要】
【国外来华专利技术】具有高温稳定基板界面材料的异质外延结构
技术介绍
在便携式电子应用中对集成电路(IC)的需求激发了更高水平的半导体器件集成。处于发展中的很多先进半导体器件利用了非硅半导体材料，包括化合物半导体材料(例如，GaAs、InP、InGaAs、InAs和III-N材料)。III-N材料以及具有纤锌矿结晶度的其它材料(例如但不限于AgI、ZnO、CdS、CdSe、α-SiC和BN)对于高压以及高频应用显示出了特别的前景，诸如功率管理IC和RF功率放大器。诸如高电子迁移率晶体管(HEMT)和金属氧化物半导体(MOS)HEMT的III-N异质外延(异质结构)场效应晶体管(HFET)采用例如在GaN半导体与另一III-N半导体合金(例如AlGaN或AlInN)的界面处具有一个或多个异质结的半导体异质结构。基于GaN的HFET器件得益于相对宽的带隙(～3.4eV)，从而实现比基于Si的MOSFET更高的击穿电压以及高载流子迁移率。III-N材料系统对于光电子器件(例如，LED)、光伏器件以及传感器也是有用的，它们中的一者或多者可用于集成到电子装置平台中。多芯片集成方案已经被用来使基于硅的器件与使用替代半导体材料的器件集成。这些多芯片方案具有缩放限制和性能限制。基于硅的器件(例如，CMOS场效应晶体管)与利用非硅材料系统的器件的单片集成是有挑战的，部分原因在于大的晶格失配(例如，GaN与Si之间～41％)和大的热膨胀系数失配(例如，Si和GaN之间～116％)。这些失配可能导致在硅基板之上生长的异质外延半导体薄膜中存在大量缺陷。在没有控制缺陷传播的能力的情况下，可能得不到具有足够低缺陷密度的区域以形成功能强大的半导体器件。一种用于单片集成的技术依赖于厚缓冲层，例如3-10微米或更大的厚度。然而这种厚缓冲部是昂贵且复杂的硅CMOS集成。因此，用于管理外延形成于不具有厚缓冲部的CMOS兼容基板上的非原生(non-native)半导体材料系统中的缺陷传播的结构和技术是有利的。附图说明在附图中通过举例的方式而非限定的方式对文中描述的材料进行例示。为了例示的简单和清楚起见，图中所示的元件未必是按比例绘制的。例如，为了清楚起见，可能相对于其它元件放大了某些元件的尺寸。此外，在认为适当的情况下，可以在各附图之间重复附图标记以指示对应的或者相似的元素。在附图中：图1A是根据一些实施例的包括设置在硅基板之上的处于硅上的基于硅的MOSFET和处于异质结构上的III-NHFET的片上系统(SoC)的等角视图。图1B是根据一些实施例的设置在CMOS兼容硅基板上的III-N异质外延晶体的放大的等角视图；图2A和图2B是根据一些实施例的描绘处于III-N异质外延晶体和非III-N基板之间的高温(HT)稳定界面材料的截面图；图3A和图3B是根据一些实施例的描绘设置在非III-N基板的区域之上的HT稳定界面材料的截面图；图3C是根据一些实施例的设置在模板结构之上的III-N晶体岛和出现在非III-N基板的区域内的HT稳定界面材料的平面图；图3D-3E是根据一些实施例的描绘多层HT稳定界面材料的截面图；图4A和图4B是根据一些实施例的描绘形成于III-N异质外延晶体中的平面III-N晶体管的截面图，其中，HT稳定界面材料设置在所述III-N晶体和基板晶体之间；图5A和图5B是根据一些实施例的描绘形成在III-N异质外延晶体中的平面III-N晶体管的截面图，其中，HT稳定界面材料设置在基板晶体的凹陷内；图6A和图6B是根据一些实施例的描绘形成在III-N异质外延晶体中的III-N晶体管的截面图，其中，HT稳定界面材料设置在III-N晶体和基板晶体之间；图7是根据一些实施例的设置在多个模板结构层和HT稳定界面材料之上的III-N异质外延晶体岛的等角视图；图8A和图8B是根据实施例的示出在HT稳定界面材料之上形成晶体异质结构的方法的流程图；图8C是根据实施例的示出形成包括基于硅的MOSFET和基于GaN的HFET的SoC的方法的流程图；图9A、图9B、图9C、图9D、图9E、图9F、图9G和9H是根据一些实施例的随着在图8C中所示的方法中的选定操作的执行而演变的SoC的截面图；图10示出了根据本专利技术的实施例的采用包括设置在HT稳定界面材料之上的处于硅上的硅FET和处于异质外延GaN结构上的GaNHFET的SoC的移动计算平台和数据服务器机器；以及图11是根据本专利技术的实施例的电子计算装置的功能框图。具体实施方式将参考所包含的附图描述一个或多个实施例。尽管详细示出并讨论了具体构造和布置，但是应当理解这样做仅用于例示目的。相关领域技术人员将认识到，其它构造和布置是可能的而不脱离描述的精神和范围。对于相关领域技术人员显而易见的是，可以将文中描述的技术和/或布置用于除了文中详细描述的那些之外的其它系统和应用中。在下文的具体实施方式中参考附图，附图构成了具体实施方式的一部分并且例示了示例性实施例。此外，要理解，可以利用其它实施例，并且可以做出结构和/或逻辑改变而不脱离所主张的主题的范围。还应当注意，方向和参考，例如，上、下、顶部、底部等，可以仅仅用于方便对附图中的特征的描述。因此，不应从限定的意义上考虑下文的具体实施方式，并且所主张的主题的范围仅由所附权利要求及其等价方案界定。在下文的描述中阐述很多细节。然而，对于本领域技术人员显而易见的是，可以在没有这些具体细节的情况下实践本专利技术。在一些实例中，以方框图的形式而非详细地示出了公知的方法和器件，以避免使本专利技术难以理解。在整个说明书中对“实施例”、“一个实施例”或“一些实施例”的提及是指在本专利技术的至少一个实施例中包括结合所述实施例所描述的特定特征、结构、功能或特性。因而，在本说明书中的各处出现的短语“在实施例中”、“在一个实施例中”或者“在一些实施例中”未必全都是指本专利技术的同一实施例。此外，可以在一个或多个实施例中以任何适当方式使所述特定特征、结构、功能或特性相结合。例如，只要是在未指出与第一和第二实施例相关联的特定特征、结构、功能或特性相互排斥的地方，就可以使这两个实施例相结合。如在描述和所附权利要求中使用的，单数形式“一”和“所述”旨在也包括复数形式，除非上下文明确地另行指出。还将理解，文中使用的术语“和/或”是指并且包含一个或多个相关联的所列举项的任何和全部可能的组合。在文中可以使用术语“耦合”和“连接”连同其派生词描述部件之间的功能或结构关系。应当理解，这些术语并非旨在作为彼此的同义词。更确切地说，在特定实施例中，“连接”可以用于指示两个或更多元件相互直接物理接触、光学接触或电接触。“耦合”可以用于指示两个或更多元件相互直接或者间接(其间具有其它居间元件)物理或电接触，和/或所述两个或更多元件相互协作或者相互作用(例如，如在因果关系中)。文中使用的术语“在……之上”、“在……之下”、“在……之间”和“在……上”是指一个部件或一种材料相对于其它部件或材料的相对位置，其中，这种物理关系是值得注意的。例如，在材料的语境下，一种材料或材料设置在另一种材料之上或之下可以是直接接触，也可以具有一种或多种居间材料。此外，设置在两种材料或材料之间的一种材料可以与这两层直接接触或者可以具有一个或多个居间层。相比之下，位于第本文档来自技高网...

【技术保护点】
一种晶体异质结构，包括：具有第一结晶度的基板；设置在所述基板之上的沟槽材料；设置在所述沟槽材料中的一个或多个沟槽中的具有第二结晶度的高架结构；以及设置在所述沟槽的底部、在所述高架结构和所述基板之间的界面材料，其中，所述界面材料包括下述选项的至少其中之一：设置在所述沟槽材料和所述基板之间的中间层；或者设置在所述高架结构和所述沟槽材料之间的中间层。

【技术特征摘要】
【国外来华专利技术】1.一种晶体异质结构，包括：具有第一结晶度的基板；设置在所述基板之上的沟槽材料；设置在所述沟槽材料中的一个或多个沟槽中的具有第二结晶度的高架结构；以及设置在所述沟槽的底部、在所述高架结构和所述基板之间的界面材料，其中，所述界面材料包括下述选项的至少其中之一：设置在所述沟槽材料和所述基板之间的中间层；或者设置在所述高架结构和所述沟槽材料之间的中间层。2.根据权利要求1所述的异质结构，其中：所述沟槽材料包括一种或多种非晶材料；所述基板表面包括受到小于10°的斜切的(111)硅或(100)硅；所述高架结构包括具有c平面的III-N材料，所述c平面与和所述基板的所述(111)或(100)平面平行相差不超过10°；并且所述沟槽具有小于150nm的最小横向尺寸，并且所述沟槽的深度至少为10nm。3.根据权利要求2所述的异质结构，其中，所述沟槽具有处于10nm和50nm之间的最小横向尺寸。4.根据权利要求2所述的异质结构，其中：所述界面材料包括设置在所述沟槽材料和所述基板之间的一个或多个材料层；并且所述沟槽着落在设置于所述沟槽材料和所述基板之间的所述材料层中的一者或多者的至少其中之一上。5.根据权利要求4所述的异质结构，其中，所述界面材料包括具有六方或立方晶体微结构的至少一层，并且具有处于10nm和2μm之间的从所述基板的界面到所述沟槽材料的界面的总厚度。6.根据权利要求5所述的异质结构，其中，所述界面材料包括AlN、GaN和AlGaN中的至少一层。7.根据权利要求6所述的异质结构，其中：所述界面材料包括多个成分上截然不同的材料层或者一个或多个成分渐变的层。8.根据权利要求5所述的异质结构，其中，所述界面材料包括GaAs上AlAs、AlAs、GaP、MgO中的至少一层。9.根据权利要求2所述的异质结构，其中：所述III-N材料包括GaN的至少一个材料层；所述界面材料包括设置在所述沟槽材料和所述GaN材料层之间的一种或多种材料；并且所述材料层中的一者或多者的至少其中之一包括所述沟槽的衬垫。10.根据权利要求9所述的异质结构，其中：所述界面材料的设置在所述沟槽内的至少一部分具有六方微结构；并且所述界面材料的设置在所述沟槽材料之上的至少一部分具有非晶微结构。11.根据权利要求10所述的异质结构，其中，所述界面材料包括AlN、HfN、TiAlN、SiC、ScN或ZnO中的至少一层，并且具有小于50nm的从所述基板的界面到所述GaN材料层的界面的总厚度。12.根据权利要求2所述的异质结构，其中：所述界面材料局限在第二沟槽内，并且所述第二沟槽包括处于所述基板中的至少1μm2的凹陷；使所述一个或多个沟槽的底部和所述界面材料凹陷到所述基板半导体的顶表面以下；所述高架结构具有一对倾斜侧壁小面，所述一对倾斜侧壁小面是以50-80度的角度与所述c平面相交的半极化平面；并且所述高架结构在所述沟槽材料的顶表面上方具有至少是所述沟槽的横向宽度的倍的z高度。13.一种半导体器件，包括：硅晶体基板；设置在所述基板之上的沟槽材料；已经设置在所述沟槽材料中的一个或多个第一沟槽中的高架非硅晶体结构；设置在所述沟槽的底部、在所述高架结构和所述基板之间的界面材料，其中，所述界面材料包括下述选项的至少其中之一：设置在所述沟槽材料和所述基板之间的材料层；或者设置在所述高架结构和所述沟槽材料之间的材料层；设置在所述高架结构的表面之上的一个或多个晶体器件层；以及耦合至所述一个或多个器件层的一个或多个器件端子。14.根据权利要求13所述的器件，其中：所述高架结构包括设置在所述沟槽材料之上的III-N晶体材料；所述器件层包括III-N极化层，所述III-N极化层具有与设置在所述III-N极化层和所述沟槽材料之间的所述III-N晶体材料不同的成分；包括所述一个或多个器件端子中的第一个的栅极叠置体设置在所述III-N极化层和所述高架结构的沟道区之上；并且源...

【专利技术属性】
技术研发人员：S·达斯古普塔，H·W·田，M·拉多萨夫列维奇，S·K·加德纳，S·H·宋，R·S·周，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US