信息处理装置、方法以及程序制造方法及图纸

实施方式的信息处理装置是对n个(n：2以上的整数)MPU向共用存储器的访问进行控制的信息处理装置。而且，控制部在同一访问阶段，基于从n个MPU并行地受理到的对共用存储器的访问请求，分析对共用存储器的访问模式，按照基于分析出的访问模式的顺序，在访问阶段内依次处理受理到的m个(m：n以下的自然数)访问请求，因此即使智能输入输出装置的经由共用存储器进行输入输出数据的交接的主MPU的个数变多、也能够不降低各主MPU的有效的处理速度地进行数据的交接。

Information processing devices, methods, and programs

The information processing device for the implementation is an information processing device that controls the access of n (over n:2 integer) MPU to the common memory. Moreover, in the same stage of access control, from n MPU in parallel to accept shared memory access request based on the analysis of shared memory access patterns, according to the analysis of access patterns based on the order, followed by processing m in the stage of accepting to visit (a natural number m below:n) the number of access requests, so even if the intelligent input output device via a shared memory MPU input output data transfer variable, can not reduce the main MPU effective processing speed of data transfer.

【技术实现步骤摘要】
【国外来华专利技术】信息处理装置、方法以及程序
本专利技术的实施方式涉及信息处理装置、方法以及程序。
技术介绍
例如，在应用于工序控制的系统中，已知有在进行控制时以多个主MPU经由共用存储器进行访问的智能输入输出装置。在该智能输入输出装置中，具备分别进行与被控制装置对应的输入输出数据的处理的一个或者多个主MPU、用于在与上级控制装置的主MPU之间进行输入输出数据的交接的共用存储器、以及将进行输入输出数据的处理的主MPU及上级控制装置的主MPU连接于共用存储器的电路。现有技术文献专利文献专利文献1：日本特开2000－20491号公报
技术实现思路
专利技术要解决的课题在上述以往的智能输入输出装置中，在多个主MPU同时对共用存储器进行访问的情况下，在一个主MPU结束处理之前，需要使其他一个或者多个主MPU等待访问。因此，担心等待处理的主MPU的有效的处理速度降低。特别是，若主MPU的数量增加，则等待处理的主MPU的数量增加，因此各主MPU的有效的处理速度的降低可能会变得显著。本专利技术鉴于上述而完成，目的在于提供即使智能输入输出装置的经由共用存储器进行输入输出数据的交接的主MPU的个数变多、也能够不降低各主MPU的有效的处理速度地进行数据的交接的信息处理装置、方法以及程序。用于解决课题的手段实施方式的信息处理装置是对n个(n：2以上的整数)MPU向共用存储器的访问进行控制的信息处理装置。而且，在同一访问阶段中，控制部基于从n个MPU并行地受理的对共用存储器的访问请求，分析对共用存储器的访问模式，以按照分析出的访问模式的顺序在访问阶段内依次处理受理到的m个(m：n以下的自然数)访问请求。附图说明图1是具有实施方式的信息处理装置的工序控制系统10的概要构成框图。图2是上级控制器11以及智能输入输出装置12的概要构成框图。图3是以智能输入输出装置在T2阶段由主MPU11A以及主MPU23－1分别进行数据读出处理的情况为例的处理时序图。图4是以智能输入输出装置在T2阶段由主MPU11A以及主MPU23－1分别进行数据写入处理的情况为例的处理时序图。图5是访问模式分析表的说明图。图6是智能输入输出装置12的处理流程图。具体实施方式接着，参照附图详细地说明实施方式。图1是具有实施方式的信息处理装置的工序控制系统10的概要构成框图。工序控制系统10具备进行工序控制系统10整体的统一控制的上级控制器11、在上级控制器11的控制下进行输入输出控制的智能输入输出装置12、具备输入输出接口I11～I1n的接口部13、以及分别经由对应的接口部I21～I2n及通信网络14连接于接口部13的被控制装置DEV1～DEVn。这里，作为被控制装置DEV1～DEVn，除了马达、阀等被控制设备之外，也包含对各种状态(电流、电压、温度、流量、压力等)进行传感检测的传感器单元等。在以下的说明中，为了易于理解，主要着眼于智能输入输出装置12的一个主MPU23－1进行说明。另外，在以下的说明中，共用存储器21中的读出地址/写入地址被预先分配到每个控制装置DEV1～DEVn，访问顺序也被预先指定为循环，对于相同的被控制装置DEV1～DEVn，设为不会重复地指定读出地址或写入地址。图2是上级控制器11以及智能输入输出装置12的概要构成框图。上级控制器11具备主MPU11A，该主MPU11A控制上级控制器11整体，并且具备时钟端子CLK、被输入第1就绪信号RDY1的就绪(Ready)端子RDY、芯片选择端子CS、地址端子ADR，读出端子RD、写入端子WT以及数据端子DATA。智能输入输出装置12具备：共用存储器21，存储输入输出数据；控制部(以下，称作调停控制电路22)，进行主MPU对共用存储器21的访问冲突时的调整；以及主MPU23－1～23－n，进行用于在与被控制装置DEV1之间进行数据的输入输出的控制。调停控制电路22具备：第1访问暂时锁存处理部31，将来自上级控制器11的主MPU11A的对共用存储器21的访问数据暂时锁存；第2访问暂时锁存处理部32，将来自主MPU23－1～23－n的对共用存储器21的访问数据暂时锁存；以及访问模式分析部33，基于锁存于第1访问暂时锁存处理部31的访问数据以及锁存于第2访问暂时锁存处理部32的访问数据，分析对共用存储器21的访问模式。另外，调停控制电路22具备：地址切换处理部34，基于访问模式分析部33的分析结果，将共用存储器21的读出地址或写入地址切换为储存于第1访问暂时锁存处理部31的地址数据或第2访问暂时锁存处理部32所储存的地址数据；指令输出处理部35，基于访问模式分析部33的分析结果，输出共用存储器21的写入指令、读出指令或芯片选择指令；以及数据切换处理部36，基于访问模式分析部33的分析结果，切换数据的输入目的地的主MPU或输出目的地的主MPU。主MPU23－1具备时钟端子CLK、被输入第2就绪信号RDY2的就绪(Ready)端子RDY、芯片选择端子CS、地址端子ADR、读出端子RD、写入端子WT以及数据端子DATA。接着，对实施方式的动作进行说明。智能输入输出装置12的访问模式具备在时间上连续的三个访问阶段即T1阶段～T3阶段。图3是以智能输入输出装置在T2阶段由主MPU11A以及主MPU23－1分别进行数据读出处理的情况为例的处理时序图。另外，图4是以智能输入输出装置在T2阶段由主MPU11A以及主MPU23－1分别进行数据写入处理的情况为例的处理时序图。T1阶段～T3阶段分别具备以时间序列配置的三个子阶段即第1子阶段A0～第3子阶段A2。而且，在第1子阶段A0分析访问模式，在第2子阶段A1进行与一方的主MPU对应的共用存储器访问处理，在第3子阶段A2进行与另一方的主MPU对应的共用存储器访问处理。此外，子阶段除了进行访问模式的分析的至少一个子阶段(在本实施方式中是一个)之外，还至少具备分别与能够同时并行地访问共用存储器21的主MPU对应的个数的子阶段(在本实施方式中是2个)。首先，对访问模式分析部的动作进行说明。图5是访问模式分析表的说明图。在图5中，示出了在T2阶段分析访问模式的情况。作为共用存储器21的访问模式，在图2的装置构成的情况下，存在以下的9个模式。这里，访问模式分析部33在主MPU11A以及主MPU23－1的芯片选择端子CS、读出端子RD以及写入端子WT的状态(正逻辑[highactive，高电平有效]的情况下，根据图3中“1”所示的“H”电平或者图3中“0”所示的“L”电平)的组合分析访问模式。(1)访问模式No.1主MPU11A以及主MPU23－1这两方均从共用存储器21进行数据读出的情况。具体而言，访问模式分析部33在分析对象的阶段(在本说明中是T2阶段。以下相同。)，在主MPU11A的芯片选择端子CS＝“L”、读出端子RD＝“L”、写入端子WT＝“H”、并且主MPU23－1的芯片选择端子CS＝“L”、读出端子RD＝“L”、写入端子WT＝“H”的情况下，判定为访问模式No.1。(2)访问模式No.2主MPU11A以及主MPU23－12方均向共用存储器21进行数据写入的情况。具体而言，访问模式分析部33在分析对象的阶段，在主MPU11A的芯片选择端子CS＝“L”、读出端子RD＝“H”、写入端子WT＝“L本文档来自技高网...

【技术保护点】
一种信息处理装置，控制n个MPU对共用存储器的访问，其中，具备控制部，该控制器在同一访问阶段，基于从上述n个MPU并行地受理到的对上述共用存储器的访问请求，分析对上述共用存储器的访问模式，按照基于分析出的上述访问模式的顺序，在上述访问阶段内依次处理受理到的m个上述访问请求，上述n是2以上的整数，上述m是n以下的自然数。

【技术特征摘要】
【国外来华专利技术】2015.07.10 JP 2015-1389741.一种信息处理装置，控制n个MPU对共用存储器的访问，其中，具备控制部，该控制器在同一访问阶段，基于从上述n个MPU并行地受理到的对上述共用存储器的访问请求，分析对上述共用存储器的访问模式，按照基于分析出的上述访问模式的顺序，在上述访问阶段内依次处理受理到的m个上述访问请求，上述n是2以上的整数，上述m是n以下的自然数。2.如权利要求1所述的信息处理装置，其中，上述控制部具备：多个锁存处理部，能够分别储存来自上述MPU的上述访问请求以及与上述访问请求对应的数据；访问模式分析部，基于从上述n个MPU并行地受理到的对上述共用存储器的访问请求，分析上述多个MPU对上述共用存储器的访问模式；以及指令输出处理部，基于上述访问模式的分析结果，对上述共用存储器进行访问指令的输出。3.如权利要求2所述的信息处理装置，其中，上述控制部具备：地址切换处理部，基于上述访问模式的分析结果，将上述n个MPU中某一处理对象的MPU的访问请求所对应的地址数据向上述共用存储器输出；以及数据切换处理部，基于上述访问模式的分析结果，将上述n个MPU中某一处理对象的MPU的访问请求所对应的写入数据向上述共用存储器输出，或将上述n个MPU中某一处理对象的MPU的访问请求所对应的读出数据从上述共用存储器读出。4.如权利要求1至3中...

【专利技术属性】
技术研发人员：毛利文隆，
申请(专利权)人：株式会社东芝，东芝基础设施系统株式会社，
类型：发明
国别省市：日本,JP