一种通讯连接装置及方法、通讯单板制造方法及图纸

本发明专利技术实施例提供一种通讯连接装置及方法、通讯单板，通过通道管理单元将通讯连接切换到与配置通道连接，并从配置通道中获取处理器的配置信息，通道管理单元通过时序解析单元将获取到的配置信息发送到处理上，处理器根据接收到的配置信息进行调整，在完成配置信息的发送后，通信管理单元将通讯连接切换到连接通道，并通过该连接通道将慢速设备上的信息经由时序解析单元加载到处理器；通过配置信息将处理器读写周期延长，使得CPU的读写周期与BOOT FLASH匹配，从而解决了现有技术中CPU与慢速设备时序不配的问题，实现了通讯连接装置的灵活配置，快速实现CPU与慢速设备的通讯。

A communication connection device and method, a communication single board

The embodiment of the invention provides a communication device and method, communication board, communication connection switch to connect and configure the channel through the channel management unit, configuration information and acquiring processor from the configuration in the channel, channel management unit through the timing analysis unit will gain access to the configuration information is sent to the processor is adjusted according to the processing. The received configuration information, sending complete configuration information, the communication management unit will switch to connect the communication connection channel, and through the connection channel will be slow on the device information via a single element timing resolution is loaded into the processor; the processor to read and write configuration information will prolong the period of CPU, the read / write cycle, and BOOT FLASH, so as to solve the existing technology of CPU equipment and slow timing unworthy of the problem, to achieve flexible configuration communication connection device, Quickly realize the communication between CPU and slow equipment.

【技术实现步骤摘要】
一种通讯连接装置及方法、通讯单板
本专利技术涉及通信
，尤其涉及一种通讯连接装置及方法、通讯单板。
技术介绍
目前，为了提高通信效率，大多数的通信设备都是采用高性能的处理器(CPU)来实现，但是对于高性能CPU的使用，需要特别注意在与慢速设备进行通信时，对于接口芯片的选型和时序的搭配，一般来说，为了适应较慢的外接存储器和输入输出设备，现有的处理方式是对CPU进行程序初始化设置，可由多种方式实现，目前有的方案是CPU通过内部固化程序来实现，具体的，CPU配备了内部固化的可编程存储空间，其存储的程序可以将总线周期延长，但由于受硬件条件的限制，这种扩展通常是有限的，其接口器件选型也相对的有局限性，也有通过CPU外设接口芯片进行配置的，具体的，通过CPU加载I2C、SPI等接口芯片的配置程序来实现，但通过外接接口芯片的方式会增加成本。
技术实现思路
本专利技术实施例提供的通讯连接装置及方法、通讯单板，以解决现有技术中，由于CPU与慢速设备时序不匹配，而导致CPU无法与BOOTFLASH匹配读取数据的问题。为解决上述技术问题，本专利技术实施例提供一种通讯连接装置，包括：时序解析单元、通道管理单元、配置通道、连接通道；所述时序解析单元外接处理器，所述连接通道外接慢速设备；在处理器上电时，所述通道管理单元将通讯连接切换到所述配置通道，并通过所述通道管理单元将配置信息经由所述时序解析单元传送到所述处理器；在完成配置信息的传送后，所述通道管理单元将通讯连接切换到所述连接通道，并通过所述通道管理单元将慢速设备上的信息经由所述时序解析单元加载到所述处理器。一方面，本专利技术实施例还提供一种通讯单板，包括：处理器、慢速设备，以及如上所述的通讯连接装置。另一方面，本专利技术实施例还提供一种通讯连接方法，包括：在对处理器上电后，通过配置通道获取处理器的配置信息；将所述配置信息发送至所述处理器进行配置；在所述配置信息发送完成后，将所述处理器切换到通过连接通道与慢速设备通讯连接。另一方面，本专利技术实施例还提供一种计算机存储介质，所述计算机存储介质中存储有计算机可执行指令，所述计算机可执行指令用于执行前述的通迅连接方法。本专利技术的有益效果是：根据本专利技术实施例提供的通讯连接装置、方法、通讯单板以及计算机存储介质，通过通道管理单元将通讯连接切换到与配置通道连接，并从配置通道中得到处理器的配置信息，通道管理单元通过时序解析单元将配置信息发送到处理上，处理器根据接收到的配置信息进行调整，使得处理器的读取速率与慢速设备的相匹配；在完成配置信息的发送后，通信管理单元将通讯连接切换到连接通道，并通过该连接通道将慢速设备上的信息经由时序解析单元加载到处理器上，从而实现了高性能处理器与慢速设备之间的通讯，通过对本专利技术提供的通讯连接装置的实施，通过读取配置通道中预先存储的配置信息对处理器进行调整，该配置信息用于将处理器的时序调整至与慢速设备中的存储器相匹配，解决了高性能处理器与慢速设备由于时序不匹配而无法通讯的问题，使得在调试和使用过程中具有灵活配置、更新方便的优点。附图说明图1为本专利技术第一实施例提供的通讯连接装置的结构示意图；图2为本专利技术第二实施例提供的另一种通讯连接装置的结构示意图；图3为本专利技术第三实施例提供的通讯单板的结构示意图；图4为本专利技术第四实施例提供的通讯连接方法的流程图；图5为本专利技术第五实施提供的通讯连接方法的另一种流程图。具体实施方式下面通过具体实施方式结合附图对本专利技术实施例作进一步详细说明。第一实施例：本专利技术实施提供的通讯连接装置通过在配置通道中存储有用于调整处理器配置的配置信息，通道管理单元从配置通道中读取处理器的配置信息，并通过时序解析单元发送给处理器，处理器根据接收到的配置信息进行配置，同时将通讯管理单元切换至与连接通道连接，从而实现了高性能处理器与慢速设备之间的通讯连接，解决了现有技术中CPU与慢速设备时序不匹配的问题。请参见图1，图1为本实施例提供的通讯连接装置的结构图，该通讯连接装置1包括：时序解析单元11、通道管理单元12、配置通道13和连接通道14，其中：通讯连接装置1通过时序解析单元11与处理器连接，通过连接通道14与慢速设备连接；当对处理器上电后，通讯连接装置1将通道管理单元12切换到与配置通道13通讯连接，并从配置通道13中读取处理器的配置信息发送给时序解析单元11，时序处理单元11将接收到的配置信息传输到处理器上，处理器根据配置信息进行对应的配置，使得处理的读写速率与慢速设备的相匹配；当通讯连接装置1通过配置信息将处理器配置完成后，将通道管理单元12切换至与连接通道14通讯连接，并通过器将慢速设备上的信息经由时序解析单元11加载到处理器上。本实施例提供的所有模块或单元还可以通过可编程逻辑器件(ComplexProgrammableLogicDevice，简称CPLD)实现，具体的由CPLD中的各逻辑配置通道相互连接来实现，还可以根据慢速设备的类型来编写配置程序代码将CPLD中的各逻辑配置通道进行组合从而实现本实施例提供的通讯连接装置1的所有功能。在本实施例中，所述连接通道14具体包括FLASH通道，通过FLASH通道将通讯连接装置1与慢速设备中的BOOTFLASH连接，通过FLASH通道将BOOTFLASH上的系统版本信息经由时序解析单元11加载到处理器中。所述通道管理单元12具体是用于管理配置通道13和连接通道14，通过判断配置通道13中的配置信息是否全部被读取发送出去，若是，则将通道管理单元12切换至与连接通道14连接，使得处理器与BOOTFLASH进行通讯，处理器通过连接通道114读取BOOTFLASH上的系统版本信息。在本实施例中，所述处理器需要从配置通道13中读取配置信息时，所述时序解析单元11具体包括预先锁存处理器的ADDR地址信息，通过所述配置通道13堆读取对应的配置信息，并将所述配置信息传送至处理器进行配置。在本实施例中，通讯连接装置1还包括在通道管理单元12中设置计数器以及计数阈值，并对通道管理单元12读取配置信息的计数值与所述计数阈值进行判断，根据判断的结果调整通道管理单元12与配置通道13和连接通道之间切换通讯连接。通过对本实施例提供的通讯连接装置1的实施，在对CPU进行上电操作时，通讯连接装置1首先需要通过时序解析单元11对CPU的LOCALBUS总线时序进行解析，配置通道13根据解析的结果配置调整处理器的配置信息，通过通道管理单元12经由时序解析单元11向处理器直接输出配置好的配置信息将CPU的读写周期延长至与慢速设备中的BOOTFLASH相匹配。进一步的，在通道管理单元12读取配置通道13中配置信息的过程中，通道管理单元12还通过计数器计数读取配置信息的实际次数，其中，所述计数器的默认值为0，当CPU读取配置信息时，计数器的计数依次增加，当计数器的计数达到计数阈值后，直接将通道管理单元12的标志位置1，通道管理单元12切换至与连接通道14连接，使CPU的LOCALBUS总线处于和BOOTFLASH通讯的状态，同时，处理器根据读取到的配置信息将CPU的读写周期降低到能和BOOTFLASH匹配的速度。本专利技术实施例提供的通讯连接装置，通过时序解析单元对处理器的总线时序进行分析，通过配置通道把处理器的本文档来自技高网...

【技术保护点】
一种通讯连接装置，其特征在于，包括：时序解析单元、通道管理单元、配置通道、连接通道；所述时序解析单元外接处理器，所述连接通道外接慢速设备；在处理器上电时，所述通道管理单元将通讯连接切换到所述配置通道，并通过所述通道管理单元将配置信息经由所述时序解析单元传送到所述处理器；在完成配置信息的传送后，所述通道管理单元将通讯连接切换到所述连接通道，并通过所述通道管理单元将慢速设备上的信息经由所述时序解析单元加载到所述处理器。

【技术特征摘要】
1.一种通讯连接装置，其特征在于，包括：时序解析单元、通道管理单元、配置通道、连接通道；所述时序解析单元外接处理器，所述连接通道外接慢速设备；在处理器上电时，所述通道管理单元将通讯连接切换到所述配置通道，并通过所述通道管理单元将配置信息经由所述时序解析单元传送到所述处理器；在完成配置信息的传送后，所述通道管理单元将通讯连接切换到所述连接通道，并通过所述通道管理单元将慢速设备上的信息经由所述时序解析单元加载到所述处理器。2.根据权利要求1所述的通讯连接装置，其特征在于，还包括与所述配置通道连接的配置单元，用于存储处理器的配置信息。3.根据权利要求1或2所述的通讯连接装置，其特征在于，所述连接通道包括FLASH通道，所述FLASH通道外接BOOTFLASH，通过所述FLASH通道将BOOTFLASH上的系统版本信息经由所述时序解析单元加载到所述处理器。4.根据权利要求1或2所述的通讯连接装置，其特征在于，所述将处理器的配置信息经由所述时序解析单元传送到所述处理器包括：所述时序解析单元锁存处理器的ADDR地址信息，通过所述配置通道读取对应的配置信息，并将所述配置信息传送到所述处理器进行配置。5.根据权利要求1或2所述的通讯连接装置，其特征在于，在所述通道管理单元中设置计数器以及计数阈值，并对所述通道管理单元读取配置...

【专利技术属性】
技术研发人员：苗雷星，
申请(专利权)人：中兴通讯股份有限公司，
类型：发明
国别省市：广东,44