视频拼接处理器制造技术

本实用新型专利技术实施例公开了一种视频拼接处理器，包括时钟产生器、微控制器，第一图像处理器和第二图像处理器；其中，所述第一图像处理器和所述第二图像处理器均具有多个视频输入通道且均连接所述时钟产生器和所述微控制器，所述第一图像处理器具有至少一个视频输出通道，所述第一图像处理器具有第一数据交互接口，所述第二图像处理器具有第二数据交互接口，以及所述第一数据交互接口连接所述第二数据交互接口。这种视频拼接处理器可以提高视频处理的功能扩展性。

【技术实现步骤摘要】
视频拼接处理器
本技术涉及显示
，尤其涉及一种视频拼接处理器。
技术介绍
视频拼接器可以对输入源视频信号根据需求做出拆分、组合、拼接等特定的视频处理，达到理想的播放效果。为了达到处理更多视频源和输出更多输出通道的效果，视频处理核心板的架构搭建就显得尤为重要。在实现本技术过程中，专利技术人发现现有技术中至少存在如下问题：例如，现有的一种技术方案为通过多个专用的视频处理芯片作为核心架构的硬件设计方案。这种采用专用处理芯片作为核心处理构架，视频处理功能受限于处理芯片本身，扩展性不强，且无法集成足够强大的性能，因此需要多个不同模块的视频处理芯片来共同完成任务，这种方案并没有降低结构复杂性且功能灵活性不高。又例如，现有的另一种技术方案为通过一片性能强大的可编辑逻辑器件(例如FPGA)作为核心架构的硬件设计方案。通过一颗高性能的FPGA芯片，可以直接完成六画面四输出的视频处理功能，但其所消耗的资源，例如易失性存储器(RAM)、显示查找表(Look-Up-Table，简称LUT)、数字信号处理(DSP)、引脚(IO)等均是大量的。并且一颗高性能的FPGA芯片，价格也会高出普通的FPGA芯片很多，不利于成本的管控。
技术实现思路
本技术实施例提供一种新的视频拼接处理器，以实现在能满足多个视频信号处理任务的前提下有效降低成本的技术效果。一方面，本技术的实施例提供一种视频拼接处理器，包括时钟产生器、微控制器、第一图像处理器和第二图像处理器；其中，所述第一图像处理器和所述第二图像处理器均具有多个视频输入通道且均连接所述时钟产生器和所述微控制器，所述第一图像处理器具有至少一个视频输出通道，所述第一图像处理器具有第一数据交互接口，所述第二图像处理器具有第二数据交互接口，以及所述第一数据交互接口连接所述第二数据交互接口。另一方面，本技术实施例还提供另一种视频拼接处理器，包括时钟产生器、微控制器，还包括：多个可编程逻辑器件，均连接所述时钟产生器和所述微控制器；所述多个可编程逻辑器件具有多个视频输入通道以及至少一个视频输出通道；所述多个可编程逻辑器件之间通过串行器/解串器接口级联。上述技术方案中的一个技术方案具有如下优点或有益效果：这种视频拼接处理器，因为采用了多个图像处理器或可编程逻辑器件级联的结构，在微控制器结合下实现对多视频源的视频信息处理任务。视频拼接处理器结构简单，大大提高视频处理的功能扩展性，加大方案设计的灵活性，且更易于实现，可节省开发时间。同时，在确保视频信息处理性能没有降低的基础上可以实现更多画面的叠加，还节约了硬件成本。附图说明为了更清楚地说明本技术实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1为本技术第一实施例的视频拼接处理器的结构示意图；图2为本技术第二实施例的视频拼接处理器的结构示意图；图3为本技术第三实施例的视频拼接处理器的结构示意图；图4为本技术第四实施例的视频拼接处理器的结构示意图。具体实施方式下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。第一实施例如图1所示，本实施例提供一种视频拼接处理器100，其包括第一图像处理器10、第二图像处理器20、微控制器30和时钟产生器40。本实施例所采用的微控制器30例如是MCU，其作为整个系统的控制、通信与调度核心，并支持多种通信模式，例如支持USB通信、100M以太网(Ethernet)通信。此外，本实施例的微控制器30外连接有存储器31例如eMMC和/或Flash存储器31，同时可以支持与LCD液晶显示屏连接、实时时钟等；微控制器30能够同时负责程序加载、中断处理、参数配置、人机交互、数据存储等功能。本实施例的时钟发生器40可例如为时钟芯片，其负责给可编程逻辑器件例如现场可编程门阵列(FPGA)芯片中的系统提供时钟，分别产生FPGA芯片所需的系统时钟、SDI的参考时钟、SerDes通讯参考时钟、输出像素时钟(最高165MHz)等时钟。具体地，本实施例的所述第一图像处理器10其连接所述时钟产生器40和所述微控制器30。本实施例的所述第一图像处理器10例如包括设置有第一数据交互接口12的第一可编程逻辑器件11，以及连接所述第一可编程逻辑器件11的存储器13。其中，所述第一可编程逻辑器件11可例如为现有技术中具有一般基础性能的现场可编程门阵列芯片(FPGA)，所述第一可编程逻辑器件11连接的存储器13可例如为易失性存储器，如64bit的DDR3，用于支持第一可编程逻辑器件11的数据缓存。进一步地，所述第一图像处理器10中的数据传输通道具有例如为：3个视频输入通道，分别为：视频输入通道1A、视频输入通道1B、视频输入通道1C；2个视频输出通道，分别为视频输出通道1A、视频输出通道1B；以及第一数据交互接口12，所述第一数据交互接口12可例如为串行器/解串器(简称SerDes)接口，该SerDes接口是一种主流的时分多路复用(TDM)、点对点(P2P)的串行通信技术。3个视频输入通道可支持3个视频源的接入，3个视频源处理后生成3个画面一方面可以通过2个视频输出通道输出，也可以通过第一数据交互接口12发送至其他图像处理器(例如，第二图像处理器20)以进行视频信息共享。每个视频输入通道可例如连接视频解码器(图中未示出)和视频接口，能够支持HDMI、DVI、DP等数据传输。相应地，视频输出通道可例如连接视频编码器(图中未示出)，任一路视频输出通道均可以独立承担3个画面的叠加输出任务。相应地，本实施例所述第二图像处理器20与所述第一图像处理器10的结构基本相同。具体地，第二图像处理器20连接所述时钟产生器40和所述微控制器30。本实施例的所述第二图像处理器20例如包括设置有所述第二数据交互接口22的第二可编程逻辑器件21，以及连接所述第二可编程逻辑器件21的存储器23。其中，所述第二可编程逻辑器件21可例如为现有技术中具有一般基础性能的现场可编程门阵列芯片(FPGA)，所述第二可编程逻辑器件21连接的存储器23可例如为易失性存储器，如64bit的DDR3，用于支持第二可编程逻辑器件21的数据缓存。进一步地，所述第二图像处理器20具有例如为：3个视频输出通道，分别为：视频输入通道2A、视频输入通道2B、视频输入通道2C；2个视频输出通道，分别为：视频输出通道2A、视频输出通道2B；以及第二数据交互接口22。其中，所述第二数据交互接口22可例如为串行器/解串器(简称SerDes)接口，该SerDes接口是一种主流的时分多路复用(TDM)、点对点(P2P)的串行通信技术。3个视频输入通道可支持3个视频源的接入，3个视频源处理后生成3个画面一方面可以通过2个视频输出通道输出，也可以通过第二数据交互接口22发送至其他图像处理器(例如，本文档来自技高网...

【技术保护点】
一种视频拼接处理器，其特征在于，包括时钟产生器、微控制器、第一图像处理器和第二图像处理器；其中，所述第一图像处理器和所述第二图像处理器均具有多个视频输入通道且均连接所述时钟产生器和所述微控制器，所述第一图像处理器具有至少一个视频输出通道，所述第一图像处理器具有第一数据交互接口，所述第二图像处理器具有第二数据交互接口，以及所述第一数据交互接口连接所述第二数据交互接口。

【技术特征摘要】
1.一种视频拼接处理器，其特征在于，包括时钟产生器、微控制器、第一图像处理器和第二图像处理器；其中，所述第一图像处理器和所述第二图像处理器均具有多个视频输入通道且均连接所述时钟产生器和所述微控制器，所述第一图像处理器具有至少一个视频输出通道，所述第一图像处理器具有第一数据交互接口，所述第二图像处理器具有第二数据交互接口，以及所述第一数据交互接口连接所述第二数据交互接口。2.根据权利要求1所述的视频拼接处理器，其特征在于，所述第一图像处理器包括：设置有所述第一数据交互接口的第一可编程逻辑器件，以及连接所述第一可编程逻辑器件的存储器；所述第二图像处理器包括：设置有所述第二数据交互接口的第二可编程逻辑器件，以及连接所述第二可编程逻辑器件的存储器。3.根据权利要求2所述的视频拼接处理器，其特征在于，所述第一可编程逻辑器件和所述第二可编程逻辑器件均为现场可编程门阵列芯片。4.根据权利要求1或2或3所述的视频拼接处理器，其特征在于，所述第一数据交互接口和所述第二数据交互接口均为串行器/解串器接口。5.根据权利要求1所述的视频拼接处理器，其特征在于，所述第二图像处理器具有至少一个视频输出通道。6.根据权利要求1所述的视频拼接处...

【专利技术属性】
技术研发人员：周晶晶，宗靖国，任禹龙，
申请(专利权)人：西安诺瓦电子科技有限公司，
类型：新型
国别省市：陕西,61