时钟数据恢复电路和方法技术

本发明专利技术提供一种时钟数据恢复电路和方法，其中，该电路，包括：数据采集模块采集高速串行接口接收端接收到的数据获取并将采样数据恢复成满摆幅数据，信号质量检测模块存储采样数据并将采样数据和满摆幅数据进行比较，对采样数据中与满摆幅数据不一致的信号进行标记，获取标记数据，鉴相模块根据采样数据和标记数据确定出高速串行接口接收端接收到的数据中时钟信号和数据信号的相位关系以及时钟信号的理论移动方向，延迟链根据上述时钟信号的理论移动方向对数据采集模块的采样位置进行调整，以使采样位置位于预设采样区域，有效降低了采样数据的误码率，只需利用数据采集模块进行一次采样，降低了接收端的功耗，提高了系统的稳定性。

Clock data recovery circuit and method

The invention provides a clock and data recovery circuit and method, wherein, the circuit includes: data acquisition module high speed serial interface receiver data acquisition and data sampling will return to full swing data, signal quality detection module, sampling data storage and sampling data and compare the full swing of the data. Full swing signal marker and inconsistent data sampling data, obtaining labeled data, the phase module according to the sampling data and labeled data to determine the high-speed serial interface receiver receives data clock signal and data signal phase relationship and clock signal theory based on the theory of moving direction, the direction of movement of the delay chain the clock signal sampling position of the data acquisition module is adjusted, so that the sampling position in the preset sampling area, effectively reducing the sampling The bit error rate of the data only needs to be sampled by the data acquisition module, which reduces the power consumption of the receiver and improves the stability of the system.

【技术实现步骤摘要】
时钟数据恢复电路和方法
本专利技术涉及集成电路
，尤其涉及一种时钟数据恢复电路和方法。
技术介绍
在高速串行数据通信中，为了提高数据传输的速率，数据信号和与数据信号同步的时钟信号通过不同的路径分别传输。因此，在高速串行接口中，接收端收到的数据信号和时钟信号需要时钟和数据恢复(ClockandDataRecovery，简称CDR)电路来重新对齐两者的位置，也即，利用CDR电路判断判断当前时钟信号和数据信号的相位关系，将时钟信号调整到最适合采样的位置上以降低采样的误码率，使整个系统稳定工作。目前，边沿检测法是常见的数据信号和时钟信号对齐方法。具体的，CDR电路采用一对正交时钟对输入数据进行采样，该对正交时钟分别为边沿时钟和采样时钟，其中，边沿时钟的采样结果用于判定数据信号边沿的位置，采样时钟得到的结果作为正确数据信号输出给内部的数字电路。如果边沿时钟和采样时钟采到的结果相同，则表明采集时钟在数据信号边沿的位置采集数据，此时应当调整边沿时钟和采样时钟使采样时钟的采样位置提前或者使边沿时钟的采样位置推后，进而使边沿时钟的采样位置靠近数据跳变边沿，使采样时钟的采样位置位于数据正中间。然而本文档来自技高网...

【技术保护点】
一种时钟数据恢复电路，其特征在于，包括：数据采集模块、信号质量检测模块、鉴相模块和延迟链，所述数据采集模块分别与所述信号质量检测模块和所述鉴相模块连接，所述信号质量检测模块与所述鉴相模块连接，所述鉴相模块与所述延迟链连接；所述数据采集模块，用于采集高速串行接口接收端接收到的数据，获取采样数据，并将所述采样数据恢复成满摆幅数据；所述信号质量检测模块，用于存储所述采样数据，并将所述采样数据和所述满摆幅数据进行比较，对所述采样数据中与所述满摆幅数据不一致的信号进行标记，获取标记数据，所述标记数据为被标记的所述采样数据；所述鉴相模块，用于根据所述采样数据和所述标记数据，确定出所述高速串行接口接收端接收...

【技术特征摘要】
1.一种时钟数据恢复电路，其特征在于，包括：数据采集模块、信号质量检测模块、鉴相模块和延迟链，所述数据采集模块分别与所述信号质量检测模块和所述鉴相模块连接，所述信号质量检测模块与所述鉴相模块连接，所述鉴相模块与所述延迟链连接；所述数据采集模块，用于采集高速串行接口接收端接收到的数据，获取采样数据，并将所述采样数据恢复成满摆幅数据；所述信号质量检测模块，用于存储所述采样数据，并将所述采样数据和所述满摆幅数据进行比较，对所述采样数据中与所述满摆幅数据不一致的信号进行标记，获取标记数据，所述标记数据为被标记的所述采样数据；所述鉴相模块，用于根据所述采样数据和所述标记数据，确定出所述高速串行接口接收端接收到的数据中时钟信号和数据信号的相位关系以及所述时钟信号的理论移动方向；所述延迟链，用于根据所述鉴相模块确定的所述时钟信号的理论移动方向，对所述数据采集模块的采样位置进行调整，以使所述采样位置位于预设采样区域；其中，所述数据采集模块在所述预设采样区域内采集到的所述采样数据的误码率满足预设要求。2.根据权利要求1所述的时钟数据恢复电路，其特征在于，所述数据采集模块，包括：灵敏放大器和复位置位RS锁存器，所述RS锁存器与所述灵敏放大器连接，所述灵敏放大器与所述高速串行接口接收端连接；所述灵敏放大器，用于采集所述高速串行接口接收端接收到的数据，得到采样数据；所述RS锁存器，用于将所述灵敏度放大器获取到的所述采样数据恢复成全周期数字信号的满摆幅数据。3.根据权利要求2所述的时钟数据恢复电路，其特征在于，所述信号质量检测模块，包括：相互连接的至少一级寄存器和比较器，所述至少一级寄存器与所述灵敏度放大器连接，所述比较器分别与所述至少一级寄存器和所述RS锁存器连接；所述至少一级寄存器，用于对所述灵敏度放大器获取到的采样数据进行存储；所述比较器，用于将所述至少一级寄存器存储的所述采样数据和所述RS锁存器恢复成的所述满摆幅数据进行比较，并对所述采样数据中与所述满摆幅数据不一致的信号进行标记，获取所述标记数据。4.根据权利要求3所述的时钟数据恢复电路，其特征在于，所述至少一级寄存器，包括：相互级联的第一寄存器和第二寄存器；所述第一寄存器与所述灵敏放大器连接，所述第二寄存器与所述比较器的第一输入端连接；则所述数据采集模块，还包括：第三寄存器；所述第三寄存器连接在所述RS锁存器之后，用于存储被所述RS锁存器恢复的所述满摆幅数据，所述第三寄存器与所述比较器的第二输入端连接。5.根据权利要求1～4任一项所述的时钟数据恢复电路，其特征在于，所述鉴相模块，包括：依次连接的逻辑判断器件、累加计数器和数字滤波器；所述逻辑判断器件，用于根据所述数据采集模块采集到的所述采样数据和所述信号质量检测模块获取到的所述标记数据，确定出所述高速串行接口接收端接收到的数据中时钟信号和数据信号的相位关系以及所述时钟信号的移动方向；所述累加计数器，用于对所...

【专利技术属性】
技术研发人员：孟时光，赵鹏飞，杨丽琼，
申请(专利权)人：龙芯中科技术有限公司，
类型：发明
国别省市：北京,11