一种串行数据解码的时钟恢复方法及系统技术方案

本发明专利技术涉及数字电路串行解码技术领域，公开了一种串行数据解码的时钟恢复方法及系统，该方法包括生成鉴相时钟信号，计算接收的串行数据中各同向信号跳变点之间的时间间隔包含的鉴相时钟信号周期的个数值并存储，获取存储的个数值中的最小值，根据个数值中的最小值确定串行数据的时钟信号周期，根据串行数据的时钟信号周期恢复串行数据的时钟信号。该方法能够根据不同速率的串行数据自适应恢复出串行数据的时钟信号，解决了由于传统时钟恢复方法复杂导致单台监测设备成本高的问题，采用本发明专利技术的方法的解码模块可以放在小容量的单片FPGA中，能够自适应不同串行数据速率，降低了单台监测设备的成本并提高了集成度。

A clock recovery method and system for serial data decoding

The invention relates to the technical field of digital circuit serial decoding, discloses a serial data decoding clock recovery method and system, the method includes generating a phase clock signal, calculated between the serial data receiver in the same signal to the jump point of the interval containing the phase clock signal cycle numerical and stored. The minimum values stored in the acquisition, according to the minimum values in determining the clock signal cycle of the serial data, according to the clock signal and clock signal cycle of the serial data serial data recovery. This method can adaptively according to different rates of recovery from the serial data clock signal serial data, to solve the complicated lead single monitoring equipment for the problem of high cost of traditional clock recovery method, decoding module uses the method of the invention can be placed in a single FPGA small capacity, can adapt to different serial data rate, single reduce the cost of monitoring equipment and improves the integration degree.

【技术实现步骤摘要】
一种串行数据解码的时钟恢复方法及系统
本专利技术涉及数字电路串行解码
，具体涉及一种用于2.5MHz-20MHz串行解码的时钟恢复方法及系统。
技术介绍
随着国家大力发展智能电网建设，传统电力设备的智能化程度越来越高，基本所有的电力设备都具有数字化接口。这类数字化接口需要与其他电力设备之间交换数据及信息。基于IEC60044-7/8的编解码规范就使用于智能电力设备中。这种编解码规范是典型的串行编解码方式，只不过它根据不同的设备的功能，其编解码的速率可以在2.5MHz-20MHz之间选择。作为测试这些智能电力设备的监测装置，单台监测装置需要具有自适应满足各种速率的能力，这样才能方便现场工作人员使用单台监测装置调试完所有的被测智能装置。传统的解码电路及方法会将所有的信号编码速率采用穷举法的形式，用数字电路和模块枚举出来，然后逐一解码，如图1所示。如果采用大容量的FPGA，则所有解码模块可以集成到单台监测装置中，但成本和复杂度提高。如果采用小容量的FPGA，则每种速率都需要一种监测设备，不方便工程师现场调试。
技术实现思路
有鉴于此，本申请提供一种串行数据解码的时钟恢复方法及系统，采用该方法的解码模块可以放在小容量的单片FPGA中，能够自适应不同串行数据速率，降低了单台监测设备的成本并提高了集成度。为解决以上技术问题，本专利技术提供的技术方案是一种串行数据解码的时钟恢复方法，包括：生成鉴相时钟信号，所述鉴相时钟信号周期为生成串行数据的设备可设置的最短时钟周期的1/N，N为大于1的正整数；计算接收的串行数据中各同向信号跳变点之间的时间间隔包含的鉴相时钟信号周期的个数值并存储；获取存储的个数值中的最小值，根据个数值中的最小值确定串行数据的时钟信号周期；根据串行数据的时钟信号周期恢复串行数据的时钟信号。优选地，所述同向信号跳变点为上升沿信号跳变点。优选地，所述同向信号跳变点为下降沿信号跳变点。优选地，所述根据个数值中的最小值确定串行数据的时钟信号周期步骤前，还包括将个数值中的最小值加入冗余误差的步骤。优选地，所述根据串行数据的时钟信号周期恢复串行数据的时钟信号的方法，包括：生成校准时钟信号，所述校准时钟信号周期为所述确定的串行数据的时钟信号周期的1/N，N为大于1的正整数；当接收的串行数据出现信号跳变点时，控制校准时钟信号的周期计数器从0开始计数，且执行下述串行数据的时钟信号生成过程：当校准时钟信号的周期计数值为0到N/2-1，且接收的串行数据没有发生跳变时，控制校准时钟信号持续输出电平1；当校准时钟信号的周期计数值为N/2到N-1，且接收的串行数据没有发生跳变时，控制校准时钟信号持续输出电平0；若校准时钟信号的周期计数值到N-1，控制校准时钟信号的周期计数器从0开始重新计数，返回执行上述串行数据的时钟信号生成过程。优选地，所述根据串行数据的时钟信号周期恢复串行数据的时钟信号的方法，还包括：若接收的串行数据发生跳变，则从接收的串行数据发生跳变的时刻，控制校准时钟信号的周期计数器从0开始重新计数，返回执行上述串行数据的时钟信号生成过程。优选地，所述信号跳变点包括上升沿信号跳变点和下降沿信号跳变点。本专利技术还提供了一种串行数据解码的时钟恢复系统，包括：生成模块，用于生成鉴相时钟信号，所述鉴相时钟信号周期为生成串行数据的设备可设置的最短时钟周期的1/N，N为大于1的正整数；计算模块，用于计算接收的串行数据中各同向信号跳变点之间的时间间隔包含的鉴相时钟信号周期的个数值并存储；获取模块，用于获取存储的个数值中的最小值；确定模块，根据个数值中的最小值确定串行数据的时钟信号周期；恢复模块，根据串行数据的时钟信号周期恢复串行数据的时钟信号。优选地，该串行数据解码的时钟恢复系统还包括加入模块，用于在存储的个数值中的最小值中加入冗余误差。本申请与现有技术相比，其有益效果详细说明如下：本专利技术实施例提供的串行数据解码的时钟恢复方法和系统，通过生成鉴相时钟信号，计算接收的串行数据中各同向信号跳变点之间的时间间隔包含的鉴相时钟信号周期的个数值并存储，获取存储的个数值中的最小值，根据个数值中的最小值确定串行数据的时钟信号周期，根据串行数据的时钟信号周期恢复串行数据的时钟信号的方法，能够根据不同的串行数据速率自适应恢复出串行数据的时钟信号，解决了由于传统时钟恢复方法复杂导致单台监测设备成本高的问题，采用本专利技术的串行数据解码的时钟恢复方法的解码模块可以放在小容量的单片FPGA中，能够自适应不同串行数据速率，降低了单台监测设备的成本并提高了集成度。附图说明图1为传统的解码电路及方法；图2为本专利技术实施例串行数据解码的时钟恢复方法的流程图；图3为本专利技术实施例中根据串行数据的时钟信号周期恢复串行数据的时钟信号的方法流程图。具体实施方式为了使本领域的技术人员更好地理解本专利技术的技术方案，下面结合附图和具体实施例对本专利技术作进一步的详细说明。基于IEC60044-7/8编解码规范的智能电力设备，根据其不同功能的需求，其编解码的速率可以在2.5MHz-20MHz之间选择。作为测试这些智能电力设备的监测装置，单台监测装置需要具有自适应满足各种速率的能力，这样才能方便现场工作人员使用单台监测装置调试完所有的待测智能电力设备。如图2所示，本专利技术提供一种串行数据解码的时钟恢复方法，通过该方法能将不同速率下的串行数据解码大大简化，具体包括：S1：生成鉴相时钟信号，鉴相时钟信号周期为生成串行数据的设备可设置的最短时钟周期的1/N，N为大于1的正整数；其中，生成串行数据的设备可设置的时钟频率为2.5MHz-20MHz，则最短时钟周期为50纳秒。S2：计算接收的串行数据中各同向信号跳变点之间的时间间隔包含的鉴相时钟信号周期的个数值并存储；其中，同向信号跳变点可以为上升沿信号跳变点或者下降沿信号跳变点。上升沿信号跳变点为接收的串行数据从0到1跳变，下降沿信号跳变点为接收的串行数据从1到0跳变。S3：获取存储的个数值中的最小值，根据个数值中的最小值确定串行数据的时钟信号周期；其中，个数值中的最小值需要加入冗余误差后，再根据个数值中的最小值确定串行数据的时钟信号周期。S4：根据串行数据的时钟信号周期恢复串行数据的时钟信号。如图3所示，根据串行数据的时钟信号周期恢复串行数据的时钟信号的方法，包括：S41：生成校准时钟信号，所述校准时钟信号周期为所述确定的串行数据的时钟信号周期的1/N，N为大于1的正整数。S42：当接收的串行数据出现信号跳变点时，控制校准时钟信号的周期计数器从0开始计数，且执行下述串行数据的时钟信号生成过程：当校准时钟信号的周期计数值为0到N/2-1，且接收的串行数据没有发生跳变时，控制校准时钟信号持续输出电平1；当校准时钟信号的周期计数值为N/2到N-1，且接收的串行数据没有发生跳变时，控制校准时钟信号持续输出电平0。其中，信号跳变点包括上升沿信号跳变点和下降沿信号跳变点。上升沿信号跳变点为接收的串行数据从0到1跳变，下降沿信号跳变点为接收的串行数据从1到0跳变。S43：若校准时钟信号的周期计数值到N-1，控制校准时钟信号的周期计数器从0开始重新计数，返回执行步骤S42中串行数据的时钟信号生成过程。S44：若接收的串行数据发生跳变，则从接收的串行数据发生跳变的时刻本文档来自技高网...

【技术保护点】
一种串行数据解码的时钟恢复方法，其特征在于，包括：生成鉴相时钟信号，所述鉴相时钟信号周期为生成串行数据的设备可设置的最短时钟周期的1/N，N为大于1的正整数；计算接收的串行数据中各同向信号跳变点之间的时间间隔包含的鉴相时钟信号周期的个数值并存储；获取存储的个数值中的最小值，根据个数值中的最小值确定串行数据的时钟信号周期；根据串行数据的时钟信号周期恢复串行数据的时钟信号。

【技术特征摘要】
1.一种串行数据解码的时钟恢复方法，其特征在于，包括：生成鉴相时钟信号，所述鉴相时钟信号周期为生成串行数据的设备可设置的最短时钟周期的1/N，N为大于1的正整数；计算接收的串行数据中各同向信号跳变点之间的时间间隔包含的鉴相时钟信号周期的个数值并存储；获取存储的个数值中的最小值，根据个数值中的最小值确定串行数据的时钟信号周期；根据串行数据的时钟信号周期恢复串行数据的时钟信号。2.根据权利要求1所述的串行数据解码的时钟恢复方法，其特征在于，所述同向信号跳变点为上升沿信号跳变点。3.根据权利要求1所述的串行数据解码的时钟恢复方法，其特征在于，所述同向信号跳变点为下降沿信号跳变点。4.根据权利要求1所述的串行数据解码的时钟恢复方法，其特征在于，所述根据个数值中的最小值确定串行数据的时钟信号周期步骤前，还包括将个数值中的最小值加入冗余误差的步骤。5.根据权利要求1所述的串行数据解码的时钟恢复方法，其特征在于，所述根据串行数据的时钟信号周期恢复串行数据的时钟信号的方法，包括：生成校准时钟信号，所述校准时钟信号周期为所述确定的串行数据的时钟信号周期的1/N，N为大于1的正整数；当接收的串行数据出现信号跳变点时，控制校准时钟信号的周期计数器从0开始计数，且执行下述串行数据的时钟信号生成过程：当校准时钟信号的周期计数值为0到N/2-1，且接收的串行数据没有发生跳变时，控制校准时钟信号持续输出电平...

【专利技术属性】
技术研发人员：周文闻，
申请(专利权)人：四川工业科技学院，
类型：发明
国别省市：四川,51