带有3D鳍式场效应晶体管结构的分裂栅非易失性存储器单元及其制作方法技术

本发明专利技术公开了一种非易失性存储器单元，其包括具有鳍形上表面的半导体衬底，所述鳍形上表面具有顶部表面和两个侧表面。源极区和漏极区形成在所述鳍形上表面部分中，沟道区位于源极区和漏极区之间。导电浮栅包括沿所述顶部表面的第一部分延伸的第一部分，以及分别沿所述两个侧表面的第一部分延伸的第二部分和第三部分。导电控制栅包括沿所述顶部表面的第二部分延伸的第一部分、分别沿所述两个侧表面的第二部分延伸的第二部分和第三部分、沿所述浮栅第一部分的至少一些向上并在其上方延伸的第四部分、以及分别延伸出并在所述浮栅第二部分和第三部分的至少一些上方延伸的第五部分和第六部分。

【技术实现步骤摘要】
【国外来华专利技术】带有3D鳍式场效应晶体管结构的分裂栅非易失性存储器单元及其制作方法相关专利申请本申请要求2015年3月17日提交的美国临时申请号62/134,489的权益，并且该美国临时申请以引用方式并入本文。
本专利技术涉及非易失性闪存存储器单元阵列。
技术介绍
目前，已知分裂栅型非易失性存储器单元。美国专利5,029,130（出于所有目的以引用的方式并入）描述了这种分裂栅存储器单元。此存储器单元具有设置在沟道区的第一部分上方并控制所述第一部分的传导的浮栅，以及设置在所述沟道区的第二部分上方并控制所述第二部分的传导的字线（控制）栅。控制栅具有与浮栅侧向相邻设置并设置在沟道区第二部分上方的第一部分，并且控制栅具有沿浮栅向上并在其上方延伸的第二部分。因为沟道区沿半导体衬底的平坦表面形成，所以当器件几何形状变小时，沟道区的总面积（例如，宽度）也变小。这减小了源极区和漏极区之间的电流，从而需要更灵敏的感测放大器等来检测存储器单元的状态。因为缩小光刻尺寸从而减小沟道宽度影响所有半导体器件的问题，所以已经提出了鳍式场效应晶体管(Fin-FET)类型的结构。在Fin-FET类型的结构中，半导体材料的鳍形构件将源极区连接到漏极区。鳍形构件具有顶部表面和两个侧表面。从源极区到漏极区的电流然后可沿顶部表面以及两个侧表面流动。因此，沟道区的宽度增加，从而增加电流。然而，通过将沟道区“折叠”成两个侧表面，从而减小了沟道区的“占有面积”，而增加沟道区的宽度但不牺牲更多的半导体实际面积。已经公开了使用这种Fin-FET的非易失性存储器单元。现有技术的Fin-FET非易失性存储器结构的一些示例包括美国专利7,423,310、7,410,913和8,461,640。然而，目前为止，这些现有技术的Fin-FET结构已经公开了使用浮栅作为堆叠栅器件，或者使用俘获材料，或者使用SRO（富硅氧化物）或使用纳米晶体硅来存储电荷，或者其他更复杂的存储器单元配置。
技术实现思路
改进的非易失性存储器单元包括：第一导电类型的半导体衬底，该半导体衬底具有鳍形上表面部分，所述鳍形上表面部分具有顶部表面和两个侧表面；以及在鳍形上表面部分中不同于第一导电类型的第二导电类型的间隔开的第一区和第二区，沟道区在第一区和第二区之间延伸。沟道区具有包括顶部表面的第一部分和两个侧表面的第一部分的第一部分，并且具有包括顶部表面的第二部分和两个侧表面的第二部分的第二部分。导电浮栅包括沿顶部表面的第一部分延伸并且与其绝缘的第一部分、沿所述两个侧表面中的一个的所述第一部分延伸并且与其绝缘的第二部分、以及沿所述两个侧表面中的另一个的第一部分延伸并且与其绝缘的第三部分。导电控制栅包括沿顶部表面的第二部分延伸并且与其绝缘的第一部分、沿两个侧表面中的一个的第二部分延伸并与其绝缘的第二部分、沿两个侧表面中的另一个的第二部分延伸并与其绝缘的第三部分、沿浮栅第一部分的至少一些向上并在其上方延伸并与其绝缘的第四部分、延伸出并在浮栅第二部分的至少一些上方延伸并与其绝缘的第五部分、延伸出并在浮栅第三部分的至少一些上方延伸并与其绝缘的第六部分。一种改进的非易失性存储器阵列包括：第一导电类型的半导体衬底，所述半导体衬底具有沿第一方向延伸的多个平行的鳍形上表面部分，每个鳍形上表面部分具有顶部表面和两个侧表面；以及形成在鳍形上表面部分中的每一个上的多个存储器单元。每个存储器单元包括在一个鳍形上表面部分中不同于第一导电类型的第二导电类型的间隔开的第一区和第二区，沟道区在第一区和第二区之间延伸，其中沟道区具有包括顶部表面的第一部分和两个侧表面的第一部分的第一部分，并且具有包括顶部表面的第二部分和两个侧表面的第二部分的第二部分。每个存储器单元还包括导电浮动和控制栅。导电浮栅包括沿顶部表面的第一部分延伸并与其绝缘的第一部分、沿两个侧表面中的一个的第一部分延伸并与其绝缘的第二部分、以及沿两个侧表面中的另一个的第一部分延伸并与其绝缘的第三部分。导电控制栅包括沿顶部表面的第二部分延伸并与其绝缘的第一部分、沿两个侧表面中的一个的第二部分延伸并与其绝缘的第二部分、沿两个侧表面中的另一个的第二部分延伸并与其绝缘的第三部分、沿浮栅第一部分的至少一些向上并在其上方延伸并与其绝缘的第四部分、延伸出并在浮栅第二部分的至少一些上方并与其绝缘的第五部分、以及延伸出并在浮栅第三部分的至少一些上方延伸并与其绝缘的第六部分。多个控制栅线，每个控制栅线沿垂直于第一方向的第二方向延伸并且电连接到用于鳍形上表面部分中的每一个的所述控制栅中的一个。一种形成非易失性存储器单元的方法包括：在第一导电类型的半导体衬底的表面中形成一对平行的沟槽，从而在沟槽之间形成具有顶部表面和两个侧表面的鳍形上表面部分；沿顶部表面和两个侧表面形成绝缘材料；在鳍形上表面部分中形成与第一导电类型不同的第二导电类型的间隔开的第一区和第二区，沟道区在第一区和第二区之间延伸（其中沟道区具有包括顶部表面的第一部分和两个侧表面的第一部分的第一部分，并且具有包括顶部表面的第二部分和两个侧表面的第二部分的第二部分）；形成导电浮栅；以及形成导电控制栅。导电浮栅包括沿顶部表面的第一部分延伸并与其绝缘的第一部分、沿两个侧表面中的一个的第一部分延伸并与其绝缘的第二部分、以及沿两个侧表面中的另一个的第一部分延伸并与其绝缘的第三部分。所述导电控制栅包括沿所述顶部表面的第二部分延伸并与其绝缘的第一部分、沿两个侧表面中的一个的第二部分延伸并与其绝缘的第二部分、沿两个侧表面中的另一个的第二部分延伸并与其绝缘的第三部分、沿浮栅第一部分的至少一些向上并在其上方延伸并与其绝缘的第四部分、延伸出并在浮栅第二部分的至少一些上方延伸并与其绝缘的第五部分、以及延伸出并在浮栅第三部分的至少一些上方延伸并与其绝缘的第六部分。通过查看说明书、权利要求书和附图，本专利技术的其他目的和特征将变得显而易见。附图说明图1A-1X为示出形成本专利技术的分裂栅非易失性存储器单元的步骤的侧视横截面图（沿WL(X)方向）。图2A-2W为示出形成本专利技术的分裂栅非易失性存储器单元的步骤的侧视横截面图（沿BL(Y)方向）。图3为存储器单元阵列布局的俯视图。图4为替代实施方案中存储器单元阵列布局的俯视图。图5A-5H为示出根据替代实施方案形成本专利技术的分裂栅的非易失性存储器单元的步骤的侧视横截面图（沿WL(X)方向）。具体实施方式本专利技术是一种仅具有两个栅极即浮栅和控制栅的简单分裂栅型存储器单元的Fin-FET配置，其中控制栅具有与浮栅侧向相邻的第一部分和沿浮栅向上并在其上方延伸的第二部分。制作这种分裂栅存储器单元的方法提供许多优点，包括硅沟槽蚀刻和用于隔离的部分氧化物填充，以及自对准部件诸如浮栅。图1A-1Y和2A-2X是示出形成Fin-FET分裂栅存储器单元阵列的工艺步骤的侧视横截面图。图1A-1X示出了字线（X）方向上的横截面，并且图2A-2X示出了位线（Y）方向上的横截面。所述工艺开始于在硅衬底10的表面上形成氮化硅（“氮化物”）层12。在氮化物层12上形成层多晶硅（“多晶硅(poly)”）14。在多晶硅层14上形成第二氮化物层16。所得结构示于图1A和2A中。使用光刻和蚀刻工艺来对第二氮化物层16进行图案化（即，光致抗蚀剂被沉积，选择性地暴露和蚀刻，使氮化物层本文档来自技高网...

【技术保护点】
一种非易失性存储器单元，包括：第一导电类型的半导体衬底，所述半导体衬底具有鳍形上表面部分，所述鳍形上表面部分具有顶部表面和两个侧表面；在所述鳍形上表面部分中不同于所述第一导电类型的第二导电类型的间隔开的第一区和第二区，沟道区在所述第一区和所述第二区之间延伸；其中所述沟道区具有包括所述顶部表面的第一部分和所述两个侧表面的第一部分的第一部分，并且具有包括所述顶部表面的第二部分和所述两个侧表面的第二部分的第二部分，导电浮栅，所述导电浮栅包括：第一部分，所述第一部分沿所述顶部表面的所述第一部分延伸并且与其绝缘；第二部分，所述第二部分沿所述两个侧表面中的一个的所述第一部分延伸并与其绝缘，和第三部分，所述第三部分沿所述两个侧表面中的另一个的所述第一部分延伸并与其绝缘；导电控制栅，所述导电控制栅包括：第一部分，所述第一部分沿所述顶部表面的所述第二部分延伸并与其绝缘，第二部分，所述第二部分沿所述两个侧表面中的一个的所述第二部分延伸并与其绝缘，第三部分，所述第三部分沿所述两个侧表面中的另一个的所述第二部分延伸并与其绝缘，第四部分，所述第四部分沿所述浮栅第一部分中的至少一些向上并在其上方延伸并与其绝缘，第五部分，所述第五部分延伸出并在所述浮栅第二部分的至少一些上方延伸并与其绝缘，和第六部分，所述第六部分延伸出并在所述浮栅第三部分的至少一些上方延伸并与其绝缘。...

【技术特征摘要】
【国外来华专利技术】2015.03.17 US 62/134489;2016.02.22 US 15/0503091.一种非易失性存储器单元，包括：第一导电类型的半导体衬底，所述半导体衬底具有鳍形上表面部分，所述鳍形上表面部分具有顶部表面和两个侧表面；在所述鳍形上表面部分中不同于所述第一导电类型的第二导电类型的间隔开的第一区和第二区，沟道区在所述第一区和所述第二区之间延伸；其中所述沟道区具有包括所述顶部表面的第一部分和所述两个侧表面的第一部分的第一部分，并且具有包括所述顶部表面的第二部分和所述两个侧表面的第二部分的第二部分，导电浮栅，所述导电浮栅包括：第一部分，所述第一部分沿所述顶部表面的所述第一部分延伸并且与其绝缘；第二部分，所述第二部分沿所述两个侧表面中的一个的所述第一部分延伸并与其绝缘，和第三部分，所述第三部分沿所述两个侧表面中的另一个的所述第一部分延伸并与其绝缘；导电控制栅，所述导电控制栅包括：第一部分，所述第一部分沿所述顶部表面的所述第二部分延伸并与其绝缘，第二部分，所述第二部分沿所述两个侧表面中的一个的所述第二部分延伸并与其绝缘，第三部分，所述第三部分沿所述两个侧表面中的另一个的所述第二部分延伸并与其绝缘，第四部分，所述第四部分沿所述浮栅第一部分中的至少一些向上并在其上方延伸并与其绝缘，第五部分，所述第五部分延伸出并在所述浮栅第二部分的至少一些上方延伸并与其绝缘，和第六部分，所述第六部分延伸出并在所述浮栅第三部分的至少一些上方延伸并与其绝缘。2.根据权利要求1所述的非易失性存储器单元，其中所述浮栅包括倾斜的上表面，所述倾斜的上表面终止于面向并与所述控制栅绝缘的锋利边缘。3.根据权利要求1所述的非易失性存储器单元，其中所述沟道区第一部分与所述第一区相邻，并且所述沟道区第二部分与所述第二区相邻。4.根据权利要求3所述的非易失性存储器单元，其中所述浮栅部分地在所述第一区上方延伸。5.一种非易失性存储器阵列，包括：第一导电类型的半导体衬底，所述半导体衬底具有沿第一方向延伸的多个平行的鳍形上表面部分，每个鳍形上表面部分具有顶部表面和两个侧表面；形成在所述鳍形上表面部分的每一个上的多个存储器单元，其中每个存储器单元包括：在所述一个鳍形上表面部分中不同于所述第一导电类型的第二导电类型的间隔开的第一区和第二区，沟道区在所述第一区和所述第二区之间延伸；其中所述沟道区具有包括所述顶部表面的第一部分和所述两个侧表面的第一部分的第一部分，并且具有包括所述顶部表面的第二部分和所述两个侧表面的第二部分的第二部分，导电浮栅，所述导电浮栅包括：第一部分，所述第一部分沿所述顶部表面的所述第一部分延伸并且与其绝缘；第二部分，所述第二部分沿所述两个侧表面中的一个的所述第一部分延伸并与其绝缘，和第三部分，所述第三部分沿所述两个侧表面中的另一个的所述第一部分延伸并与其绝缘；导电控制栅，所述导电控制栅包括：第一部分，所述第一部分沿所述顶部表面的所述第二部分延伸并与其绝缘，第二部分，所述第二部分沿所述两个侧表面中的一个的所述第二部分延伸并与其绝缘，第三部分，所述第三部分沿所述两个侧表面中的另一个的所述第二部分延伸并与其绝缘，第四部分，所述第四部分沿所述浮栅第一部分中的至少一些向上并在其上方延伸并与其绝缘，第五部分，所述第五部分延伸出并在所述浮栅第二部分的至少一些上方延伸并与其绝缘，和第六部分，所述第六部分延伸出并在所述浮栅第三部分的至少一些上方延伸并与其绝缘；多个控制栅线，每个控制栅线沿垂直于所述第一方向的第二方向延伸，并且电连接到...

【专利技术属性】
技术研发人员：CS苏，JW杨，MT吴，HV陈，N杜，CM陈，
申请(专利权)人：硅存储技术公司，
类型：发明
国别省市：美国,US