支持近存储器和远存储器访问的存储器通道制造技术

一种半导体芯片，包括存储器控制器电路，所述存储器控制器电路具有接口电路以耦合到存储器通道。存储器控制器包括第一逻辑电路以在存储器通道上实现第一存储器通道协议。第一存储器通道协议特定于第一易失性系统存储器技术。该接口还包括第二逻辑电路以在存储器通道上实现第二存储器通道协议。第二存储器通道协议特定于第二非易失性系统存储器技术。第二存储器通道协议是事务协议。

Memory channels supporting near memory and remote memory access

A semiconductor chip, including a memory controller circuit, which has an interface circuit to couple to the memory channel. The memory controller includes a first logic circuit to implement the first memory channel protocol over the memory channel. The first memory channel protocol is specific to the first volatile system memory technology. The interface also includes second logic circuits to implement the second memory channel protocol over the memory channel. Second memory channel protocol specific to second nonvolatile system memory technology. Second memory channel protocol is transaction protocol.

【技术实现步骤摘要】
支持近存储器和远存储器访问的存储器通道本申请是申请日为2011年9月30日、申请号为201180075116.6（PCT/US2011/054421）、专利技术名称为“支持近存储器和远存储器访问的存储器通道”的专利申请的分案申请。
本专利技术大体上涉及计算机系统的领域。更特别地，本专利技术涉及用于实现包括非易失性存储器（memory）层的多级存储器层次结构的装置和方法。
技术介绍
A.目前的存储器和储存器（storage）配置现在，对计算机创新的限制因素之一是存储器和储存器技术。在常规的计算机系统中，系统存储器（也称为主存储器、初级存储器、可执行存储器）通常由动态随机访问存储器（DRAM）来实现。基于DRAM的存储器即使在不发生存储器读或写的时候也消耗功率，原因在于其必须不断地对内部电容器进行再充电。基于DRAM的存储器是易失性的，这意味着一旦断开电源，就会丢失在DRAM存储器中存储的数据。常规的计算机系统还依赖于多个级别的高速缓存以改善性能。高速缓存是安置在处理器和系统存储器之间的与能够从系统存储器服务存储器访问请求相比更快地服务存储器访问请求的的高速存储器。此类高速缓存通常利用静本文档来自技高网...

【技术保护点】
一种由布置在卡上的逻辑电路执行的方法，所述卡具有连接器以插入到支持近存储器高速缓存访问和远存储器访问的存储器通道中，包括：从所述存储器通道接收由耦合到所述存储器通道的主机所处理的读请求事务的目标地址的第一标签组件；响应于所述读请求事务，接收读自近存储器高速缓存的高速缓存线的地址的第二标签组件；将所述第一和第二标签组件相比较以确定所述高速缓存线对应于高速缓存命中还是高速缓存未命中。

【技术特征摘要】
1.一种由布置在卡上的逻辑电路执行的方法，所述卡具有连接器以插入到支持近存储器高速缓存访问和远存储器访问的存储器通道中，包括：从所述存储器通道接收由耦合到所述存储器通道的主机所处理的读请求事务的目标地址的第一标签组件；响应于所述读请求事务，接收读自近存储器高速缓存的高速缓存线的地址的第二标签组件；将所述第一和第二标签组件相比较以确定所述高速缓存线对应于高速缓存命中还是高速缓存未命中。2.根据权利要求1所述的方法进一步包括：响应于检测到发生了高速缓存未命中，执行以下中的至少一个：从远存储器自动地读期望的高速缓存线；检测读自近存储器的所述高速缓存线的脏位被设置，并且将读自所述近存储器的所述高速缓存线自动地写到远存储器中。3.根据权利要求1所述的方法，其中在所述从远存储器读所述期望的高速缓存线之后，所述逻辑电路进一步对所述期望的高速缓存线的数据执行ECC计算。4.根据权利要求1所述的方法，其中所述近存储器高速缓存利用DRAM技术来实现，并且所述远存储器利用PCM技术来实现。5.根据权利要求1所述的方法，其中所述近存储器高速缓存驻存在所述卡上。6.根据权利要求1所述的方法，进一步包括：响应于检测到发生了高速缓存未命中，执行以下操作：从所述主机接收所述读请求事务的标识符，以及作为在将读自远存储器的所述高速缓存线的数据运输到所述主机的所述通道上的通信的部分而在所述通道上呈现所述读请求事务的所述标识符。7.根据权利要求1所述的方法，其中所述第一标签组件随由所述主机根据被用于访问所述近存储器的第一通道协议而在所述通道上所呈现的第一读请求一起被接收。8.根据权利要求7所述的方法，其中所述第二标签组件随由所述主机根据被用于访问所述远存储器的第二通道协议而在所述通道上所呈现的第二读请求一起被接收。9.一种半导体芯片，包括：到存储器通道的接口；读缓冲器，保存从所述存储器通道接收到的远存储器读请求；逻辑电路，响应于在所述存储器通道上发布的近存储器读请求而检测读自近存储器的高速缓存线的高速缓存未命中，所述近存储器用于所述远存储器的高速缓存，所述逻辑电路响应于此而另外执行以下中的至少一个：发起从所述远存储器读期望的高速缓存线，所述期望的高速缓存线包含由使得所述近存储器读请求被发布在所述存储器通道上的事务所寻找的数据；检测读自近存储器的所述高速缓存线的脏位被设置，以及将读自所述近存储器的所述高速缓存线自动地写到远存储器中。10.根据权利要求9所述的半导体芯片，其中所述逻辑电路从所述第一接口接收读自近存储器的所述高速缓存线的地址的标签信息和所述事务的地址的标签信息这二者。11.根据权利要求9所述的半导体芯片，其中所述逻辑电路包括与所述第一接口不同的第二接口，以耦合到所述远存储器，并且其中所述半导体芯片通过所述第一接口来接收接收所述事务的地址的标签信息。12.根据权利要求9所述的半导体芯片，进一步包括ECC逻辑，为读自所述近存储器的所述高速...

【专利技术属性】
技术研发人员：B奈尔，RK拉马努简，MP斯瓦米纳桑，T托马斯，T波尔佩迪，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US