一种处理器内核结构制造技术

本实用新型专利技术提供一种处理器内核结构，包括：数据总线组、至少一个累加器、以及逻辑运算单元；每个所述累加器均包括至少两个第一通用寄存器，每一所述第一通用寄存器的位数相同；所述累加器经由所述数据总线组连接至所述逻辑运算单元的输入端；其中，所述数据总线组包括多个第一数据总线，所述第一数据总线的数量与每个所述累加器中的所述第一通用寄存器的数量相等，每个所述第一数据总线的位数与所述第一通用寄存器的位数相同，所述累加器中的每个所述第一通用寄存器连接至对应的所述第一数据总线。本实用新型专利技术中的处理器内核结构的效率更高。

A processor kernel architecture

The utility model provides a processor core structure, including: data bus group, at least one accumulator, and logic unit; each of the accumulator comprises at least two first general-purpose registers, each of the first general-purpose register number; the accumulator input end is connected to the arithmetic logic unit via the data bus group; wherein, the data bus group comprises a plurality of first data bus, and the number of each of the first data bus of the accumulator is equal to the number of the first general-purpose registers, each of the first data bus number and the first general-purpose register number of the same. Each of the accumulator in the first general-purpose registers connected to the corresponding to the first data bus. The processor core structure of the utility model is more efficient.

【技术实现步骤摘要】
一种处理器内核结构
本技术涉及集成电路领域，尤其涉及一种处理器内核结构。
技术介绍
在现有的处理器内核结构中，累加器通常为专用寄存器，处理器内核结构通常包括专用的累加器和通用寄存器组。但是，随着技术的发展，对于大数据长度处理和执行的效率提高需求也来越大，现有的处理器内核结构的效率有待提升。
技术实现思路
本技术解决的技术问题是提升处理器内核结构的效率。为解决上述技术问题，本技术实施例提供一种处理器内核结构，包括：一种处理器内核结构，其特征在于，包括：数据总线组、至少一个累加器、以及逻辑运算单元；每个所述累加器均包括至少两个第一通用寄存器，每一所述第一通用寄存器的位数相同；所述累加器经由所述数据总线组连接至所述逻辑运算单元的输入端；其中，所述数据总线组包括多个第一数据总线，所述第一数据总线的数量与每个所述累加器中的所述第一通用寄存器的数量相等，每个所述第一数据总线的位数与所述第一通用寄存器的位数相同，所述累加器中的每个所述第一通用寄存器连接至对应的所述第一数据总线。可选的，所述逻辑运算单元适于通过所述数据总线组读取所述累加器的数据。可选的，所述逻辑运算单元适于通过所述第一数据总线读取所述累加器中与所述第一数据总线连接的所述第一通用寄存器的数据。可选的，所述数据总线组的数量为至少两个。可选的，所述逻辑运算单元适于响应于一条指令的指示，通过所述数据总线组读取至少两个累加器的数据并进行运算。可选的，所述逻辑运算单元的输出端连接至所述至少一个累加器。可选的，所述逻辑运算单元适于将运算结果写入所述累加器或写入所述累加器中包括的所述第一通用寄存器。可选的，所述处理器内核结构还包括：乘加单元，所述乘加单元的输入端连接至所述数据总线组中的至少部分所述第一数据总线，所述乘加单元的输出端连接至所述逻辑运算单元。可选的，所述处理器内核结构还包括：通用寄存器组，所述通用寄存器组包括多个第二通用寄存器；所述通用寄存器组通过第二数据总线连接至所述乘加单元。可选的，所述处理器内核结构还包括：所述逻辑运算单元的输出端连接至所述通用寄存器组中的所述第二通用寄存器。可选的，所述处理器内核结构还包括：所述处理器内核结构为DSC内核结构。与现有技术相比，本技术实施例的技术方案具有以下有益效果：在本技术实施例中，处理器内核结构的每个累加器均包括至少两个所述第一通用寄存器，每一所述第一通用寄存器的位数相同，累加器经由数据总线组连接至逻辑运算单元的输入端，所述累加器中的每个所述第一通用寄存器连接至对应的所述第一数据总线。由于累加器经由数据总线组连接至逻辑运算单元的输入端，每个累加器均包括至少两个第一通用寄存器，故累加器的位数更多，可以一次进行操作的累加数据的位数更多，从而可以提升处理器内核结构的效率。另外，每个所述第一数据总线的位数与所述第一通用寄存器的位数相同，逻辑运算单元可以通过第一数据总线单独对每个第一通用寄存器进行读取，从而可以解决现有的处理器内核结构的用户运算的寄存器数量较少的问题，进而可以避免在进行多数据处理时需要进行的额外的保存和读取过程，进一步可以提升处理器内核的执行效率。进一步，在现有技术中通常只能有一个累加器参与运算，限制了处理器内核的效率，当需要读取两个累加器的数据时，需要分时进行，造成了处理器内核的功耗增加。而在本技术实施例中，由于所述数据总线组的数量为至少两个，故逻辑运算单元可以同时读取至少两个累加器的数据，进而可以提升处理器内核的效率，同时也可以减少功耗。附图说明图1是本技术实施例中一种处理器内核结构的结构示意图。具体实施方式如前所述，在现有的处理器内核结构中，处理器内核结构通常包括专用的累加器和通用寄存器组，累加器中的寄存器无法被用作通用寄存器单独访问。但是，随着技术的发展，对于大数据长度处理和执行的效率提高需求也来越大，现有的处理器内核结构的效率有待提升。在本技术实施例中，处理器内核结构的每个累加器均包括至少两个所述第一通用寄存器，每一所述第一通用寄存器的位数相同，累加器经由数据总线组连接至逻辑运算单元的输入端，所述累加器中的每个所述第一通用寄存器连接至对应的所述第一数据总线。由于累加器经由数据总线组连接至逻辑运算单元的输入端，每个累加器均包括至少两个第一通用寄存器，故累加器的位数更多，可以一次进行操作的累加数据的位数更多，从而可以提升处理器内核结构的效率。另外，每个所述第一数据总线的位数与所述第一通用寄存器的位数相同逻辑运算单元可以单独对每个第一通用寄存器进行读取，从而可以解决现有的处理器内核结构的用户运算的寄存器数量较少的问题，进而可以避免在进行多数据处理时需要进行的额外的保存和读取过程，进一步可以提升处理器内核的执行效率。为使本技术的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本技术的具体实施例做详细的说明。图1是本技术实施例中一种处理器内核结构的结构示意图，以下参照图1进行说明。处理器内核结构可以包括数据总线组和累加器。其中，数据总线组可以是一个或多个，例如可以是图1中数据总线组12和数据总线组13，或总线组的数量也可以是其他任意数量；累加器同样可以是一个或多个，例如可以是图1中的累加器ACC0至ACC7，累加器的数量也可以是其他任意数量。一个或多个累加器共同形成累加器组11，虽然图1中示出的累加器组11包含8个累加器，但累加器组中也可以包含其他数量的累加器。处理器内核结构还可以包括逻辑运算单元(ALU)14。每个累加器均可以包括至少两个第一通用寄存器。图1中的每个累加器均包括两个第一通用寄存器，R16至R31均为第一通用寄存器。虽然图中未示出，但每一累加器也可以包括更多个第一通用寄存器，例如可以包括3个第一通用寄存器，具体第一通用寄存器的数量可以根据对累加器位数的需求和每个第一通用寄存器的位数确定。每个数据总线组中包含的第一数据总线的数量与每个所述累加器中的所述第一通用寄存器的数量相等，每个所述第一数据总线的位数与所述第一通用寄存器的位数相同。例如，当累加器中包含的第一通用寄存器的位数为32位时，第一数据总线的位数也为32位。累加器经由数据总线组连接至逻辑运算单元14的输入端，可以是任一累加器通过多个数据总线组中的任一数据总线组连接至逻辑单元14的输入端。例如，图1中累加器ACC0至ACC7中的任一累加器，均可以通过数据总线组12或者数据总线组13(例如，通过多路选择器的控制进行选择)连接至逻辑运算单元14。累加器中的每个所述第一通用寄存器连接至对应的所述第一数据总线，具体地，对应的所述第一数据总线，可以是与累加器相连接的数据总线组中的第一数据总线。在一个非限定性的例子中，可以对累加器中的第一通用寄存器进行进一步区分，该区分可以依据第一通用寄存器在累加器中的数据位进行。例如，对于64位累加器中的第一通用寄存器可以分为高32位寄存器和低32位寄存器。类似地，可以对数据总线组中的第一数据总线进行进一步的区分，区分方式与对累加器中的第一通用寄存器相对应，例如当数据总线组为64位时，可以分为高32位数据总线和低32位数据总线。在连接时，可以仅将进行上述划分后具有对应关系的第一通用寄存器和第一数据总线相连接。例如，高32位寄存器仅与高32位数据总线本文档来自技高网...

【技术保护点】
一种处理器内核结构，其特征在于，包括：数据总线组、至少一个累加器、以及逻辑运算单元；每个所述累加器均包括至少两个第一通用寄存器，每一所述第一通用寄存器的位数相同；所述累加器经由所述数据总线组连接至所述逻辑运算单元的输入端；其中，所述数据总线组包括多个第一数据总线，所述第一数据总线的数量与每个所述累加器中的所述第一通用寄存器的数量相等，每个所述第一数据总线的位数与所述第一通用寄存器的位数相同，所述累加器中的每个所述第一通用寄存器连接至对应的所述第一数据总线。

【技术特征摘要】
1.一种处理器内核结构，其特征在于，包括：数据总线组、至少一个累加器、以及逻辑运算单元；每个所述累加器均包括至少两个第一通用寄存器，每一所述第一通用寄存器的位数相同；所述累加器经由所述数据总线组连接至所述逻辑运算单元的输入端；其中，所述数据总线组包括多个第一数据总线，所述第一数据总线的数量与每个所述累加器中的所述第一通用寄存器的数量相等，每个所述第一数据总线的位数与所述第一通用寄存器的位数相同，所述累加器中的每个所述第一通用寄存器连接至对应的所述第一数据总线。2.根据权利要求1所述的处理器内核结构，其特征在于，所述逻辑运算单元适于通过所述数据总线组读取所述累加器的数据。3.根据权利要求1所述的处理器内核结构，其特征在于，所述逻辑运算单元适于通过所述第一数据总线读取所述累加器中与所述第一数据总线连接的所述第一通用寄存器的数据。4.根据权利要求1所述的处理器内核结构，其特征在于，所述数据总线组的数量为至少两个。5.根据权利要求4所述的处理器内核结构，其特征在于，所述逻辑运算单元适于响...

【专利技术属性】
技术研发人员：丁晓兵，朱少华，丁丁，
申请(专利权)人：上海芯旺微电子技术有限公司，
类型：新型
国别省市：上海,31