芯片顶层防护层完整性检测装置制造方法及图纸

本发明专利技术涉及芯片抗聚焦离子束攻击领域，为提出一种基于sigma‑delta(Σ‑Δ)调制器的顶层金属防护层完整性检测方法，该方法通过检测金属走线电阻值是否改变来检测防护层是否完整，进而判断攻击者是否利用FIB对防护层进行修改。本发明专利技术采用的技术方案是，芯片顶层防护层完整性检测装置，由顶层金属线AB、运放AMP和AMP1、PMOS管M1和M2、NMOS管M3、开关S1和S2、基准电流源I、带时钟端的比较器COMP、计数器CT、数字比较器DCMP构成。本发明专利技术主要应用于芯片抗聚焦离子束攻击场合。

【技术实现步骤摘要】
芯片顶层防护层完整性检测装置
本专利技术涉及芯片抗聚焦离子束攻击领域，尤其涉及一种基于sigma-delta(Σ-Δ)调制器的芯片顶层金属防护层完整性检测结构，具体讲,涉及芯片顶层防护层完整性检测装置和方法。
技术介绍
聚焦离子束(FocusedIonbeam,FIB)攻击可以对集成电路芯片进行蓄意切割或修改原有金属连线，使得芯片运行出现错误，或者使某些安全保护模块失去功能。通过FIB还可以制作内部电路的测试节点，再利用微探针直接监视测试节点，读取走线信息。因此，FIB攻击严重威胁着集成电路的信息安全。目前，针对FIB攻击的主流抗攻击手段是采用顶层金属防护层作为攻击感知结构。如图1所示，屏蔽层使用一层或多层金属走线，遮蔽金属层下方的物理结构，填充空白区域，隐藏加密模块、存储器模块等关键组件；同时屏蔽层也作为传感网络层，配合感知传感器，在屏蔽层中通入检测信号，通过对比初始检测信号与经过屏蔽层后的检测信号的一致性，判断屏蔽层是否异常，以此来检测是否受到FIB攻击。金属走线一般较长，整个金属走线电阻与其长度成正比，可通过检测金属电阻值是否改变来判断是否受到攻击。当FIB采用断路攻击时，金属本文档来自技高网...

【技术保护点】
一种芯片顶层防护层完整性检测装置，其特征是，由顶层金属线AB、运放AMP和AMP1、PMOS管M1和M2、NMOS管M3、开关S1和S2、基准电流源I、带时钟端的比较器COMP、计数器CT、数字比较器DCMP构成；顶层金属布线网络等效为电阻R1，运放AMP1的正输入端接外部基准电压VREF1，AMP1的输出端接NMOS管M3的栅极，AMP1的负输入端接M3的源极，M3的源极同时也接顶层金属线AB的输入端A，金属线AB的输出端B接地，M3的漏极接PMOS管M1的漏极，M1的栅极和漏极短接，M1的源极接电源，PMOS管M2的栅极与M1的栅极连接，M2的源极接电源，漏极与开关S1的一端相接，开关S1...

【技术特征摘要】
1.一种芯片顶层防护层完整性检测装置，其特征是，由顶层金属线AB、运放AMP和AMP1、PMOS管M1和M2、NMOS管M3、开关S1和S2、基准电流源I、带时钟端的比较器COMP、计数器CT、数字比较器DCMP构成；顶层金属布线网络等效为电阻R1，运放AMP1的正输入端接外部基准电压VREF1，AMP1的输出端接NMOS管M3的栅极，AMP1的负输入端接M3的源极，M3的源极同时也接顶层金属线AB的输入端A，金属线AB的输出端B接地，M3的漏极接PMOS管M1的漏极，M1的栅极和漏极短接，M1的源极接电源，PMOS管M2的栅极与M1的栅极连接，M2的源极接电源，漏极与开关S1的一端相接，开关S1的另一端与开关S2的一端连接，并且该公共端VA连接运放AMP的负输入端，开关S2的另一端连接基准电流源I的输入端，基准电流源I的输出端接地，开关S1和S2的导通与断开由比较器COMP控制，故比较器输出VC连接至S1和S2的控制端，运放AMP的正输入端接外部参考电压VREF2，积分电容C一端连接AMP的负输入端，另一端连接AMP的输出端VB，复位开关S与积分电容C并联，AMP的输出端VB连接比较器COMP的正输入端，COMP的负输入端接外部参考电压VREF3，COMP的输出端VC接计数器CT的输入端，计数器CT的输出端连接数字比较器DCMP，比较器COMP和计数器CT的时钟输入端都接外部输入时钟CLK，数字比较器DCMP的输出即为整个检测结构的报警信号输出ALARM。2.如权利要求1所述的芯片顶层防护层完整性检测装置，其特征是，各部分时序、连接关系为，运放AMP1、NMOS管M3和顶层金属线AB构成了电阻-电流转换电路，并将M3的源极电位钳制在VREF1，故流过金属线AB的电流值I1＝VREF1/RAB，PMOS管M1和M2构成电流镜结构，将流过金属线AB的电流I1镜像到M2支路，开关S1和S2受比较器COMP输出VC控制，交替利用电流I1和基准电流I对电容C进行充放电，当VC为低电平时，S2闭合，S1断开，当VC为高电平时，S1闭合，S2断开，电容C、复位开关S和运放AMP构成积分电路，对电流I1和基准电流I进行积分，比较器COMP对积分结果与外部基准电压VREF3进行比较，并根据比较结果控制开关S1和S2，选择接入的电流源头，比较器COMP在时钟上升沿时刻进行比较，在时钟下降沿时刻，计数器CT对比较器COMP输出进行采样统计，计数器CT对一定CLK周期数目内的比较器COMP输入结果进行“1”的统计，并将统计结果送至数字比较器DCMP，数字比较器DCMP将计数器CT输出结果与预先存入的阈值进行比较，若超过阈值，则认为受到攻击，输出有效ALARM报警信号。3.如权利要求1所述的芯片顶层防护层完整性检测装置，其特征是，在一个实例中，具体地：正常状态时，在第0个时钟周期上升沿，复位开关S闭合，给积分器复位，电容C两端电压复位至VREF2，由于VREF2>VREF3，比较器COMP输出VC高电平，第1个时钟周期上升沿，复位结束，积分开始，由于VC为高电平，则开关S1闭合，电流I1给电容C充电，使得VA上升，VB下降，在第1个时钟周期下降沿，计数器CT对比较器COMP输出结果进行采样，采的VC为“1”，则计数器CT记录的“1”个数加一，VB在第1个时钟周期内，下降至低于VREF3，第2个时钟周期上升沿，比较器COMP检测到VB小于VREF3，输出VC为低电平，开关S2闭合，电流I给电容C放电，使得VA下降，VB上升，在第2个时钟周期下降沿，计数器CT对比较器COMP输出结果进行采样，采的VC为“0”，则计数器CT记录的“0”个数加一，VB在第2个时钟周期内，上升至接近VREF2，第3个时钟周期上升沿，比较器COMP检测到VB大于VREF3，输出VC为高电平，开关S1闭合没电流I1给电容C充电，使得VA上升，VB下降，在第3个时钟周期下降沿，计数器CT对比较器COMP输出结果进行采样，采的VC为“1”，则计数器CT记录的“1”个数加一，VB在第3个时钟周期内，下...

【专利技术属性】
技术研发人员：赵毅强，辛睿山，王佳，李跃辉，
申请(专利权)人：天津大学，
类型：发明
国别省市：天津,12