具有用于缩短读取延迟的多个读取缓冲器的存储器装置制造方法及图纸

具有用于缩短读取延迟的多个读取缓冲器的存储器装置。一种存储器装置包括：存储器阵列，其被设置成存储数据行；接口，其接收第一读取命令，该第一读取命令从起始字节起按连续寻址顺序请求多个字节的数据；高速缓存存储器，其具有存储包括起始字节的第一数据行的第一缓冲器和存储第二数据行的第二缓冲器，第一数据行和第二数据行来自高速缓存存储器或存储器阵列；输出电路，其从第一缓冲器读取数据，并顺序输出从第一数据行的起始字节到最高寻址字节的各字节；以及从第二缓冲器读取数据，并从第二数据行的最低寻址字节起顺序输出各字节，直到所请求字节的数据被输出为止，以执行第一读取命令，第一和第二缓冲器的内容保持在高速缓存存储器中。

Memory device with multiple read buffers for shortening read delay

Memory device with multiple read buffers for shortening read delay. A memory device includes a memory array, which is configured to store data; interface, which receives a first read command, the first reading command request more bytes from the start byte by consecutive addressing sequential data; second buffer cache memory having a first data line store includes the first buffer and start byte the first second rows of data storage, data line and second rows of data from the cache memory or memory array; the output circuit, reads data from the first buffer, and sequentially output from the starting line to the first data byte byte byte addressing the highest; and the data read from the second buffer, and from the lowest byte addressing second rows of data the order of output of each byte, until the requested bytes of data to be output, to perform the first read command The contents of the first and second buffers are kept in the cache memory.

【技术实现步骤摘要】
具有用于缩短读取延迟的多个读取缓冲器的存储器装置
本专利技术总体上涉及半导体装置领域，并且更具体地，涉及存储器装置的控制和排布结构，以便缩短读取延迟。
技术介绍
在诸如固态硬盘驱动器、可去除数字图像卡等的应用中越来越多地见到非易失性存储器(NVM)。闪速存储器是当今使用的流行NVM技术。然而，闪速存储器具有很多限制，诸如相对较高的功率和相对较慢的操作速度。另外，微处理器性能可能对于存储器读取延迟(readlatency)非常敏感。与微处理器相比，许多非易失性存储装置具有相对较慢的读取时间或延迟。另外，微处理器/主机与存储器之间的各种通信协议的许多实现(如串行外围接口(SPI))可以增加比可能因存储器阵列本身造成的延迟更多的延迟。
技术实现思路
在一个实施方式中，一种存储器装置可以包括：(i)存储器阵列，其具有被设置为多个数据行的多个存储器单元，其中，每个数据行都包括预定数量字节的数据；(ii)接口，其被设置成接收第一读取命令，该第一读取命令从起始字节的地址起按连续寻址次序请求多个字节的数据；(iii)高速缓存存储器，其具有第一缓冲器和第二缓冲器，并且被设置成存储多个数据行；(iv)该第一本文档来自技高网...

【技术保护点】
一种存储器装置，该存储器装置包括：a)存储器阵列，其包括被设置为多个数据行的多个存储器单元，其中，每个数据行都包括预定数量字节的数据；b)接口，其被设置成接收第一读取命令，该第一读取命令从起始字节的地址起按连续寻址顺序请求多个字节的数据；c)高速缓存存储器，其包括第一缓冲器和第二缓冲器，并且被设置成存储多个数据行；d)所述第一缓冲器被设置成存储来自所述高速缓存存储器或所述存储器阵列的所述多个数据行中的第一数据行，其中，所述第一数据行包括所述起始字节；e)所述第二缓冲器被设置成存储来自所述高速缓存存储器或所述存储器阵列的所述多个数据行中的第二数据行，其中，所述第二数据行相对于所述第一数据行连续寻...

【技术特征摘要】
2016.04.21 US 62/325,813;2017.03.21 US 15/464,5141.一种存储器装置，该存储器装置包括：a)存储器阵列，其包括被设置为多个数据行的多个存储器单元，其中，每个数据行都包括预定数量字节的数据；b)接口，其被设置成接收第一读取命令，该第一读取命令从起始字节的地址起按连续寻址顺序请求多个字节的数据；c)高速缓存存储器，其包括第一缓冲器和第二缓冲器，并且被设置成存储多个数据行；d)所述第一缓冲器被设置成存储来自所述高速缓存存储器或所述存储器阵列的所述多个数据行中的第一数据行，其中，所述第一数据行包括所述起始字节；e)所述第二缓冲器被设置成存储来自所述高速缓存存储器或所述存储器阵列的所述多个数据行中的第二数据行，其中，所述第二数据行相对于所述第一数据行连续寻址；f)输出电路，其被设置成从所述第一缓冲器读取数据，并且被设置成顺序地输出从所述第一数据行的所述起始字节到最高寻址字节的每一个字节；以及g)所述输出电路被设置成从所述第二缓冲器读取数据，并且被设置成从所述第二数据行的最低寻址字节起顺序输出每一个字节，直到输出了所请求的多个字节的数据为止，以便执行所述第一读取命令，其中，所述第一缓冲器的内容和所述第二缓冲器的内容被保持在所述高速缓存存储器中。2.根据权利要求1所述的存储器装置，所述存储器装置还包括数据选通驱动器，该数据选通驱动器被设置成通过数据选通在所述接口上从所述存储器装置时钟输出各个字节的数据。3.根据权利要求1所述的存储器装置，其中，响应于在所述接口上接收到第二读取命令，将所述第一缓冲器的内容和所述第二缓冲器的内容保持在所述高速缓存存储器中。4.根据权利要求3所述的存储器装置，其中，从第一CPU核心接收到所述第一读取命令，并且从第二CPU核心接收到所述第二读取命令。5.根据权利要求1所述的存储器装置，其中，在所述第一读取命令的执行完成时，将所述第一缓冲器的内容和所述第二缓冲器的内容保持在所述高速缓存存储器中。6.根据权利要求1所述的存储器装置，其中：a)所述存储器阵列包括非易失性存储器；并且b)所述接口包括串行接口。7.根据权利要求1所述的存储器装置，其中，所述高速缓存存储器被设置成存储多个地址，所述多个地址与存储在所述高速缓存存储器中的各个数据行相对应。8.根据权利要求7所述的存储器装置，其中，响应于所述多个地址中的一个地址匹配所述起始字节的地址，所述第一缓冲器提供来自所述高速缓存存储器的所述第一数据行。9.根据权利要求7所述的存储器装置，其中，响应于所述多个地址中的一个地址匹配所述起始字节的地址，所述第二缓冲器提供来自所述高速缓存存储器的所述第二数据行。10.根据权利要求1所述的存储器装置，其中，响应于将所述第一缓冲器的内容和所述第二缓冲器的内容保持在所述高速缓存存储器中，在所述高速缓存存储器中替换所述多个数据...

【专利技术属性】
技术研发人员：G·英特拉特，
申请(专利权)人：爱德斯托科技有限公司，
类型：发明
国别省市：美国,US