用于以最小封装复杂度支持不同外部存储器类型的共用管芯制造技术

一种可配置管芯，包括：逻辑元件，其被配置成传达控制和地址(CA)信号以及数据(DQ)信号；以及与该逻辑元件处于通信的第一通用物理接口(PHY)和第二通用PHY，其中第一通用PHY和第二通用PHY中的每一者可被配置为CA PHY和DQ PHY，并且其中该逻辑元件可被配置成向第一通用PHY和第二通用PHY中不同的通用PHY传达CA信号和DQ信号。

A common core for supporting different external memory types with minimum package complexity

A configurable die comprises: logic element, which is configured to transmit control and address (CA) signal and a data signal (DQ); and the logic element is in the first general physical interface communication (PHY) and second general PHY, the first general PHY and second for each PHY can be configured as CA PHY and DQ PHY, and wherein the logic elements can be configured to general PHY to the first general PHY and general PHY in second different transmit CA signal and DQ signal.

【技术实现步骤摘要】
【国外来华专利技术】用于以最小封装复杂度支持不同外部存储器类型的共用管芯库纳尔·穆克什·德赛、比约什·古普塔、伯尼·乔德·杨、以及乌莫什·马笃苏丹·拉奥
本申请涉及至存储器设备的芯片连接，尤其涉及共用管芯上用于容适以简单封装和低成本将该管芯连接至不同外部存储器类型的芯片连接。
技术介绍
同步动态随机存取存储器(SDRAM)是在移动通信和计算设备(诸如智能电话和平板计算机)中使用的一类存储器。在一些实施例中，双数据率SDRAM(DDRSDRAM或DDR)指的是一种类型的存储器和相关联的用于与这种存储器通信的接口。此外，低功率DDR(LPDDR或简称为LP，有时被称为移动DDR)是被设计成降低功耗的一类DDR，其中移动设备为目标应用。存在与各种数据速度和功率要求相对应的若干版本的LPDDR。例如，LPDDR3(有时也被标示为LP3)和LPDDR4(有时也被标示为LP4)是两种新近版本的LPDDR。LPDDR4被设计成以增加的成本和/或复杂度为代价来以比LPDDR3更高的速度和更少的功耗进行通信。现代移动设备(诸如智能电话)的趋势是使存储器设计专注于越来越大的存储器传输速率而同时又节省功率。片上系统(SoC)本文档来自技高网...

【技术保护点】
一种可配置管芯，包括：逻辑元件，其被配置成传达控制和地址(CA)信号以及数据(DQ)信号；以及与所述逻辑元件处于通信的第一通用物理接口(PHY)和第二通用PHY，其中所述第一通用PHY和所述第二通用PHY中的每一者能被配置为CA PHY和DQ PHY，并且其中所述逻辑元件能被配置成向所述第一通用PHY和所述第二通用PHY中不同的通用PHY传达所述CA信号和所述DQ信号。

【技术特征摘要】
【国外来华专利技术】2015.01.16 US 14/598,5281.一种可配置管芯，包括：逻辑元件，其被配置成传达控制和地址(CA)信号以及数据(DQ)信号；以及与所述逻辑元件处于通信的第一通用物理接口(PHY)和第二通用PHY，其中所述第一通用PHY和所述第二通用PHY中的每一者能被配置为CAPHY和DQPHY，并且其中所述逻辑元件能被配置成向所述第一通用PHY和所述第二通用PHY中不同的通用PHY传达所述CA信号和所述DQ信号。2.如权利要求1所述的可配置管芯，其特征在于：所述逻辑元件被进一步配置成：接收传递值的信号，所述值要么为第一值要么为第二值；如果所述值为所述第一值：向所述第一通用PHY传达所述CA信号，并且向所述第二通用PHY传达所述DQ信号；以及如果所述值为所述第二值：向所述第二通用PHY传达所述CA信号，并且向所述第一通用PHY传达所述DQ信号。3.如权利要求2所述的可配置管芯，其特征在于，所述第一值对应于为低功率双数据率同步动态随机存取存储器3(LPDDR3)的存储器类型，并且其中所述第二值对应于为LPDDR4的存储器类型。4.如权利要求1所述的可配置管芯，其特征在于，进一步包括：配置为DQPHY的第一多个通用PHY和第二多个通用PHY，其中所述第一多个PHY被进一步配置成根据第一信道接收DQ信号，并且其中所述第二多个PHY被进一步配置成根据第二信道接收DQ信号；以及时钟控制器(CC)，其被配置成向所述第一多个PHY和所述第二多个PHY中的每一者提供匹配时钟信号。5.如权利要求1所述的可配置管芯，其特征在于，所述可配置管芯进一步包括存储器控制器，其耦合至所述逻辑元件并且被配置成生成所述CA信号和所述DQ信号。6.如权利要求5所述的可配置管芯，其特征在于，进一步包括耦合至所述存储器控制器的调制解调器。7.如权利要求3所述的可配置管芯，其特征在于，所述第一通用PHY被配置为DQPHY以生成第二DQ信号来支持LPDDR4类型的存储器。8.如权利要求1所述的可配置管芯，其特征在于，所述逻辑元件包括复用器，其被配置成接收所述CA信号和所述DQ信号并在所述CA信号和所述DQ信号之间进行选择以发送给所述第一通用PHY，其中所述选择基于控制信号输入。9.一种装备，包括：片上系统(SoC)，其用于选择性地支持第一类型的存储器和第二类型的存储器，所述SoC包括：通用物理接口(PHY)，其能响应于与所述第一类型的存储器或所述第二类型的存储器中被支持的一者相对应的输入而被配置为控制和地址(CA)PHY以及数据(DQ)PHY；以及用于响应于所述输入而向所述通用PHY传达CA信号和DQ信号的装置。10.如权利要求9所述的装备，其特征在于，所述SoC进一步包括存储器控制器，其被配置成提供所述CA信号和所述DQ信号。11.如权利要求9所述的装备，其特征在于，所述SoC被配置成支持所述第一类型的存储器，其中所述通用PHY被配置为CAPHY，并且其中所述用于传达的装置被配置成基于所述输入从所述存储器控制器向所述通用PHY仅传达CA信号。12.如权利要求9所述的装备，其特征在于，所述SoC被配置成支持所述第二类型的存储器，其中所述通用PHY被配置为DQPHY，并且其中所述用于传达的装置被配置成基于所述输入来从所述存储器控制器向所述通用PHY仅传达DQ信号。13.如权利要求9所述的装备，其特征在于，进一步包括：第一封装，其被配置成容纳所述用于传达的装置和所述第一PHY；以及第二封装，其包括存储器并且按层叠封装(PoP)配置或并排封装配置耦合至所述第一封装。14.如权利要求9所述的装备，其特征在于，所述用于传达的装置被配置成接收CA信号和DQ信号并在所述CA信号和所述DQ信号之间进行选择以发送给所述通用PHY，其中所述选择基于控制信号输入。15.如权利要求9所述的装备，其特征在于，所述第一类型的存储器为低功率双数据率同步动态随机存取存储器3(LPDDR3)，并且其中所述第二...

【专利技术属性】
技术研发人员：K·M·德赛，P·库普塔，B·J·杨，U·M·劳，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：美国,US