稳压器制造技术

课题在于提供谋求抑制极限电流的偏差的稳压器。解决方案为具备：比较基于输出电压的电压和基准电压而输出第1电压的第1差动放大电路；比较第1电压和第2电压而输出第3电压的第2差动放大电路；栅极接受第3电压并在漏极生成输出电压的第1晶体管；栅极与第1晶体管共同连接并对于第1晶体管具有既定尺寸比的第2晶体管；以及一端与第2晶体管的漏极连接并在该一端生成第2电压的电压生成部。

【技术实现步骤摘要】
稳压器
本专利技术关于稳压器，特别是关于具备过电流保护功能的稳压器。
技术介绍
图4中示出现有的稳压器300的电路图。现有的稳压器300具备：电源端子301、接地端子302、基准电压源310、误差放大电路311、电阻312、317、318、319、NMOS晶体管316、PMOS晶体管313、314、315、以及输出端子320。PMOS晶体管315的源极与电源端子301连接，漏极与输出端子320和电阻318的一端连接。电阻318的另一端与电阻319的一端和误差放大电路311的同相输入端子连接。电阻319的另一端与接地端子302连接。PMOS晶体管314的源极与电源端子301连接，漏极与电阻317的一端和NMOS晶体管316的栅极连接。PMOS晶体管313的源极与电源端子301连接，漏极与PMOS晶体管315的栅极和PMOS晶体管314的栅极和误差放大电路311的输出连接。电阻312的一端与电源端子301连接，另一端与PMOS晶体管313的栅极和NMOS晶体管316的漏极连接。误差放大电路311的反相输入端子与基准电压源310的一端连接。基准电压源310的另一端与接地端子302连接。NMOS晶体管316的源极与接地端子302连接。在这样的现有的稳压器300中，通过由误差放大电路311和PMOS晶体管315和电阻318、319构成的负反馈电路，以电阻319的一端的电压成为与基准电压源310的电压VREF相等的方式进行动作。若从该状态增加向与输出端子320连接的负载（未图示）的电流，则PMOS晶体管315的漏极电流I1增加，对于PMOS晶体管315以既定尺寸比构成的PMOS晶体管314的漏极电流I2也增加。电流I2向电阻317供给而在电阻317的一端生成电压Vx。即使电压Vx增加而超过NMOS晶体管316的阈值，NMOS晶体管316也导通而产生漏极电流。被供给NMOS晶体管316的漏极电流的电阻312，另一端的电压下降而使PMOS晶体管313导通。随着PMOS晶体管313的导通PMOS晶体管315的栅极电压上升，其漏极电流I1被限制。在此，若设电阻317的电阻值为R1、PMOS晶体管315、314的尺寸比为K、NMOS晶体管316的阈值电压为｜VTHN｜，则电流I1的极限电流（limitingcurrent）I1m由式（1）表示。[数1]。这样，在现有的稳压器300中，设有过电流保护功能，在负载短路的情况下等，能够限制输出电流（例如，参照专利文献1）。【现有技术文献】【专利文献】【专利文献1】日本特开2003－29856号公报。
技术实现思路
【专利技术要解决的课题】然而，在如上述的现有的稳压器300中，存在极限电流I1m的偏差较大这一课题。该原因是因为如式（1）所示那样VTHN的偏差会影响极限电流I1m。图5示出现有的稳压器300的输出电压VOUT对于输出电流IOUT的波形。虚线示出极限电流的偏差范围。VTHN一般对于中心值0.6V具有±0.1左右偏差，因此VTHN给予极限电流I1m的偏差成为±16.7％，成为非常大的偏差。本专利技术为了解决以上那样的课题而成，提供能够抑制极限电流的偏差的稳压器。【用于解决课题的方案】本专利技术的稳压器，其特征在于具备：第1差动放大电路，比较基于输出电压的电压和基准电压而输出第1电压；第2差动放大电路，比较所述第1电压和第2电压而输出第3电压；第1晶体管，栅极接受所述第3电压，漏极生成所述输出电压；第2晶体管，栅极与所述第1晶体管共同连接，对于所述第1晶体管具有既定尺寸比；以及电压生成部，一端与所述第2晶体管的漏极连接，在所述一端生成所述第2电压。【专利技术效果】依据本专利技术的稳压器，第1差动放大电路的输出电压即第1电压成为第1晶体管的漏极电流的极限电流的基准值，由第2晶体管和电压生成部生成的第2电压成为与第1晶体管的漏极电流成比例的值。通过第2晶体管及电压生成部和构成负反馈电路的第2差动放大电路比较这些第1及第2电压，实现过电流保护。此时，成为判断为过电流的基准的极限电流的偏差，几乎只由基准电压的偏差决定，因此，例如通过采用带隙电压源等的偏差非常小的电压源生成基准电压，能够抑制极限电流的偏差。附图说明【图1】是示出本专利技术的第1实施方式的稳压器的电路图。【图2】是示出图1的稳压器的输出电压VOUT对于输出电流的波形的图。【图3】是示出本专利技术的第2实施方式的稳压器的电路图。【图4】是现有的稳压器的电路图。【图5】是示出图4的稳压器的输出电压VOUT对于输出电流的波形的图。具体实施方式以下，参照附图，对本专利技术的实施方式进行说明。图1是本专利技术的第1实施方式的稳压器100的电路图。本实施方式的稳压器100具备：电源端子101、接地端子102、第1差动放大电路127、第2差动放大电路128、电压生成部129、PMOS晶体管112、113、基准电压源114、电阻124、125、以及输出端子126。第1差动放大电路127具备：PMOS晶体管115、116、NMOS晶体管117、118、以及电流源110。第2差动放大电路128具备：NMOS晶体管119、120、电流源111、以及电阻121。电压生成部129具备PMOS晶体管123和电阻122。PMOS晶体管113的源极与电源端子101连接，漏极与输出端子126和电阻125的一端连接。PMOS晶体管112的源极与电源端子101连接，漏极与电压生成部129的一端（PMOS晶体管123的源极）和NMOS晶体管120的栅极连接。电流源111的一端与电源端子101连接，另一端与NMOS晶体管119的漏极和PMOS晶体管112的栅极和PMOS晶体管113的栅极连接。电阻125的另一端与电阻124的一端和PMOS晶体管116的栅极连接。电阻124的另一端与接地端子102连接。PMOS晶体管123的栅极与漏极和电阻122的一端连接。电阻122的另一端（电压生成部129的另一端）与接地端子102连接。NMOS晶体管120的漏极与电源端子101连接，源极与NMOS晶体管119的源极和电阻121的一端连接。电阻121的另一端与接地端子102连接。电流源110的一端与电源端子101连接，另一端与PMOS晶体管115的源极和PMOS晶体管116的源极连接。PMOS晶体管115的栅极与基准电压源114的一端连接，漏极与NMOS晶体管117的栅极和漏极连接。基准电压源114的另一端与接地端子102连接。PMOS晶体管116的漏极与NMOS晶体管119的栅极和NMOS晶体管118的漏极连接。NMOS晶体管118的栅极与NMOS晶体管117的栅极连接，源极与接地端子102连接。NMOS晶体管117的源极与接地端子102连接。关于第1差动放大电路127，PMOS晶体管115的栅极和PMOS晶体管116的栅极为输入，PMOS晶体管116的漏极为输出。关于第2差动放大电路128，NMOS晶体管119的栅极和NMOS晶体管120的栅极为输入，NMOS晶体管119的漏极为输出。在此为了说明，设PMOS晶体管113的漏极电流为I1、PMOS晶体管112的漏极电流为I2。PMOS晶体管112对于PMOS晶体管113具有既定尺寸比，作为仿形（replica）元件进行动作。另外，设输出端子126的电压本文档来自技高网...

【技术保护点】
一种稳压器，其特征在于具备：第1差动放大电路，比较基于输出电压的电压和基准电压而输出第1电压；第2差动放大电路，比较所述第1电压和第2电压而输出第3电压；第1晶体管，栅极接受所述第3电压，漏极生成所述输出电压；第2晶体管，栅极与所述第1晶体管共同连接，对于所述第1晶体管具有既定尺寸比；以及电压生成部，一端与所述第2晶体管的漏极连接，在所述一端生成所述第2电压。

【技术特征摘要】
2016.03.15 JP 2016-0514971.一种稳压器，其特征在于具备：第1差动放大电路，比较基于输出电压的电压和基准电压而输出第1电压；第2差动放大电路，比较所述第1电压和第2电压而输出第3电压；第1晶体管，栅极接受所述第3电压，漏极生成所述输出电压；第2晶体管，栅极与所述第1晶体管共同连接，对于所...

【专利技术属性】
技术研发人员：高田幸辅，宇野正幸，
申请(专利权)人：精工半导体有限公司，
类型：发明
国别省市：日本,JP