来自多个数模转换器的输出的同步制造技术

本发明专利技术涉及来自多个数模转换器的输出的同步。公开的系统包括为包括多个DAC单元的DAC生成时钟信号的时钟倍增锁相环(PLL)，所述系统被配置为控制DAC输出的相位与PLL输入参考时钟的相位具有预定义的关系。示例性系统包括被实现为DAC的DAC单元之一的副本的辅助DAC单元，并且DAC和辅助DAC单元的操作用由PLL产生的相同时钟信号定时，使得辅助单元的输出和DAC通过设计而相位同步。该系统被配置为确保辅助DAC单元输出的相位与PLL参考时钟的相位相关，这导致DAC输出的相位也与PLL参考时钟的相位相关。

Synchronization of outputs from multiple digital to analog converters

The invention relates to synchronization of outputs from a plurality of digital to analog converters. Open DAC system includes generating a clock signal includes a plurality of DAC unit clock multiplication phase-locked loop (PLL), the system is configured to control the output of the DAC phase and PLL phase of the input reference clock with predefined. An exemplary system includes a DAC unit is implemented as auxiliary one copy of the DAC unit of the DAC, and the DAC and DAC auxiliary unit operation with the same clock signal generated by the PLL timing, the auxiliary unit output and DAC through the design and phase synchronization. The system is configured to ensure that the phase of the output of the auxiliary DAC unit is related to the phase of the PLL reference clock, which causes the phase of the DAC output to be related to the phase of the PLL reference clock.

【技术实现步骤摘要】
来自多个数模转换器的输出的同步技术专利
本公开一般涉及数模转换器，更具体地涉及用于同步多个数模转换器的输出的方法和系统。
技术介绍
诸如温度、压力、声音或图像的真实世界模拟信号被常规地转换为可以在现代数字系统中容易处理的数字表示。在许多系统中，该数字信息必须转换回模拟形式以执行一些真实世界的功能。执行该步骤的电路是数模转换器(DAC)，并且它们的输出可以用于驱动各种设备。扬声器、视频显示器、电机、机械伺服、射频(RF)发射器和温度控制只是多个不同的例子。DAC通常被结合到数字系统中，其中真实世界信号由模数转换器(ADC)数字化、处理、然后由DAC转换回模拟形式。在这些系统中，DAC所需的性能将受到系统中其他组件的能力和要求的影响。通常，DAC系统包括多个DAC，其中不同DAC的输出需要被同步以处于如特定应用所指定的严格的定时容差内。通常需要小于DAC时钟的单个时钟周期的同步性，这又意味着在高时钟速度下实现同步可是非常困难的，因为时钟周期的持续时间与时钟速度成反比。例如，对于5千兆赫(GHz)时钟，时钟周期为200皮秒(ps)，并且高达200ps的同步误差可以是可接受的，但是使用10G本文档来自技高网...

【技术保护点】
一种系统，包括：包括多个DAC单元的数模转换器(DAC)；辅助DAC单元，包括所述多个DAC单元中的一个的副本；时钟倍增锁相环(PLL)，被配置为接收PLL参考时钟信号，并且生成具有大于所述PLL参考时钟信号的频率的频率的输出时钟信号，其中所述输出时钟信号被配置为定时每个所述多个DAC单元和所述辅助DAC单元的操作；和相位对准装置，用于将由DAC和辅助DAC单元中的每一个产生的输出的相位控制为与PLL参考时钟信号的相位具有预定的相位差。

【技术特征摘要】
2016.03.09 US 15/064,7991.一种系统，包括：包括多个DAC单元的数模转换器(DAC)；辅助DAC单元，包括所述多个DAC单元中的一个的副本；时钟倍增锁相环(PLL)，被配置为接收PLL参考时钟信号，并且生成具有大于所述PLL参考时钟信号的频率的频率的输出时钟信号，其中所述输出时钟信号被配置为定时每个所述多个DAC单元和所述辅助DAC单元的操作；和相位对准装置，用于将由DAC和辅助DAC单元中的每一个产生的输出的相位控制为与PLL参考时钟信号的相位具有预定的相位差。2.根据权利要求1所述的系统，其中所述相位对准装置包括：数据路径导频生成器，被配置为提供参考导频信号作为所述辅助DAC单元的输入，并且还被配置为向所述DAC提供与所述参考导频信号对准的数字数据信号，其中将由DAC和辅助DAC单元中的每一个产生的输出的相位控制为与PLL参考时钟信号的相位具有预定的相位差包括：基于所述参考导频信号来控制由所述辅助DAC单元产生的输出的相位。3.根据权利要求2所述的系统，其中所述时钟倍增PLL包括电荷泵，所述电荷泵包括第一电流源和第二电流源，并且其中将由DAC和辅助DAC单元中的每一个产生的输出的相位控制为与PLL参考时钟信号的相位具有预定的相位差包括：单独地调整由所述第一电流源产生的电流和由所述第二电流源产生的电流中的一个或多个，以控制由所述辅助DAC单元产生的输出的相位。4.根据权利要求3所述的系统，其中所述时钟倍增PLL还包括反馈分频器、可变延迟元件和相位检测器，其中由所述反馈分频器产生的反馈信号被配置为在被提供给所述相位检测器之前被提供给所述可变延迟元件，其中将由DAC和辅助DAC单元中的每一个产生的输出的相位控制为与PLL参考时钟信号的相位具有预定的相位差还包括：调整由所述可变延迟元件施加到从反馈分频器所提供的反馈信号，以控制由辅助DAC单元产生的输出的相位。5.根据权利要求4所述的系统，还包括漂移相位检测器和控制逻辑，其中：所述漂移相位检测器被配置为比较已经穿过输入时钟接收器和参考前馈通路的PLL输入时钟信号的结果与已穿过导频接收机和参考导频信号反馈路径由所述辅助DAC单元产生的输出的结果；所述控制逻辑被配置为基于所述比较来调整由所述第一电流源产生的电流、由所述第二电流源产生的电流以及由所述可变延迟元件施加到所述反馈信号的延迟中的一个或多个。6.根据权利要求5所述的系统，其中所述控制逻辑被配置为基于平均多个比较来执行所述调整。7.根据权利要求2所述的系统，其中所述辅助DAC单元和所述输出时钟信号的时钟路径在所述时钟倍增PLL的正向路径中提供。8.根据权利要求3所述的系统，还包括漂移相位检测器和控制逻辑，其中：漂移相位检测器被配置为比较已穿过输入时钟接收器的PLL参考时钟信号的结果与由已经穿过导频接收器的辅助DAC单元产生的输出的结果，以及所述控制逻辑被配置为基于所述比较来调整由所述第一电流源产生的电流和/或由所述第二电流源产生的电流。9.根据权利要求1所述的系统，其中由所述DAC产生的输出与由所述辅助DAC单元产生的输出同步。10.一种方法，包括：提供包括...

【专利技术属性】
技术研发人员：M·L·库西，
申请(专利权)人：美国亚德诺半导体公司，
类型：发明
国别省市：美国,US