半桥或全桥输出驱动级的栅极驱动器电路及对应驱动方法技术

本公开提供了用于半桥或全桥输出驱动级的栅极驱动器电路及对应驱动方法。该栅极驱动器电路具有连接到一个或多个高侧晶体管的高侧支路和连接到一个或多个低侧晶体管的低侧支路。高侧栅极驱动器和低侧栅极驱动器接收处于低电压水平的输入信号，并且输出处于高电压水平的信号作为用于高侧晶体管和低侧晶体管的栅极驱动信号。所述栅极驱动器的高侧支路和低侧支路中的每条支路包括置位‑复位锁存器，该置位‑复位锁存器具有作为选通信号而被馈入半桥或全桥驱动器的对应晶体管的信号输出。差分电容水平移位器电路接收处于低电压水平的所述输入信号，并输出高电压信号以驱动所述置位‑复位锁存器的置位输入和复位输入。

Gate driver circuit of half bridge or full bridge output drive stage and corresponding driving method

The present invention provides a gate driver circuit for a half bridge or a full bridge output drive stage and a corresponding drive method. The gate driver circuit has a high side branch connected to one or more high side transistors and a low side branch connected to one or more low side transistors. The high side gate drive and low side gate driver receives the input signal in a low voltage level, and the output signal in a high voltage level as a gate high side transistor and low side transistor drive signal. Each branch of the high side and low side branch branch of the gate drive in the set reset latch, the position reset latch has as a strobe signal is fed into the corresponding signal output transistor half bridge or full bridge driver. Differential capacitance level shifter circuit receives in the low voltage level of the input signal, and outputs a high voltage signal to drive the position reset latch set and reset input input.

【技术实现步骤摘要】
半桥或全桥输出驱动级的栅极驱动器电路及对应驱动方法
本说明书一般涉及用于半桥或全桥输出驱动级的栅极驱动器电路。
技术介绍
最近在集成高电压驱动器的市场上，对于高频信号的需求越来越大。为了达到高性能，需要解决低电压输入和高电压输出之间的芯片中的高转换速率和低延迟问题。在DC-DC转换器应用中，高转换速率沿有助于获得较高的效率，这是由于它们降低了换相损耗，因此降低了功耗，提高了使用这些电路的系统的性能。此外，较高的频率允许选择较小的电感，这就意味着较高的效率和较低的系统成本。在包络跟踪应用中，高频信号允许具有合适的供电电压包络。在这些系统中，供电电压必须被持续地适配于负载要求，以便允许具有系统最大效率。这种情形特别适合用于数字通信基站(移动电话和数字电视是主要实例)。此外，只要必须解决对于输出水平的快速反应，就必须获得功率级上的从数字低电压输入信号到模拟高电压输出信号的低延迟。在电子医疗应用中，尤其是在回音图像仪(ecographicmachines)中，需要高电压半桥以驱动压电元件，从而得到超声波。高电流峰值是需要的。所有这些特征通常必须通过专用的设计方案来实现。在图1中，为了更好地理本文档来自技高网...

【技术保护点】
一种用于半桥或全桥输出驱动级的栅极驱动器电路，包括：高侧栅极驱动器和低侧栅极驱动器，所述高侧栅极驱动器和低侧栅极驱动器接收处于低电压水平的输入信号，并以高电压水平操作，输出在高电压水平的信号作为用于高侧支路的一个或多个高侧输出晶体管和低侧支路的一个或多个低侧输出晶体管的栅极驱动信号；其中所述栅极驱动器的所述高侧支路和所述低侧支路每个包括：置位‑复位锁存器，所述置位‑复位锁存器具有信号输出，所述信号输出作为选通信号而被提供给所述半桥或全桥驱动级的对应输出晶体管；以及差分电容水平移位器电路，所述差分电容水平移位器电路接收处于低电压水平的所述输入信号，并输出两个输出高电压信号以驱动所述置位‑复位锁存...

【技术特征摘要】
2016.03.07 IT 1020160000237481.一种用于半桥或全桥输出驱动级的栅极驱动器电路，包括：高侧栅极驱动器和低侧栅极驱动器，所述高侧栅极驱动器和低侧栅极驱动器接收处于低电压水平的输入信号，并以高电压水平操作，输出在高电压水平的信号作为用于高侧支路的一个或多个高侧输出晶体管和低侧支路的一个或多个低侧输出晶体管的栅极驱动信号；其中所述栅极驱动器的所述高侧支路和所述低侧支路每个包括：置位-复位锁存器，所述置位-复位锁存器具有信号输出，所述信号输出作为选通信号而被提供给所述半桥或全桥驱动级的对应输出晶体管；以及差分电容水平移位器电路，所述差分电容水平移位器电路接收处于低电压水平的所述输入信号，并输出两个输出高电压信号以驱动所述置位-复位锁存器的置位输入和复位输入。2.根据权利要求1所述的电路，其中所述差分电容水平移位器电路包括电容水平移位器电路部分，所述电容水平移位器电路部分接收处于低电压水平的所述输入信号，将处于低电压水平的所述输入信号移位到高电压水平，并将其提供给差分电路，所述差分电路的输出分别馈入所述置位-复位锁存器的置位输入和复位输入。3.根据权利要求2所述的电路，其中所述差分电容水平移位器电路包括两个迟滞电路模块，所述两个迟滞电路模块被配置成在被使能时，将附加电流馈入至所述差分电容水平移位器电路的两个输出，所述迟滞电路模块由与在对应支路及其互补支路的驱动级的一个或多个输出晶体管的输入处的逻辑状态所对应的相应反馈信号而被使能。4.根据权利要求3所述的电路，其中所述置位-复位锁存器通过包括限定抽头的多个反相缓冲器的驱动链，将其输出馈入到所述驱动级的输出晶体管；并且其中所述两个迟滞电路模块被配置成当被使能时，将附加电流馈入到所述差分电容水平移位器电路的两个输出，并且被配置成通过从所述驱动链的抽头获得的相应反馈信号而被使能，所述相应反馈信号特别是对应于提供所述置位-复位锁存器的反相输出的第一抽头的第一反馈信号和在后面抽头处获得的第二反馈信号。5.根据权利要求4所述的电路，还包括低水平信号发生器，所述低水平信号发生器接收PWM信号作为输入并输出处于低电压水平的所述信号，所述低水平信号发生器被配置成产生将所述输入PWM信号延迟给定时间延迟的延迟输入信号，提供低电压水平信号以驱动所述一个或多个低侧晶体管，对所述延迟输入信号和所述输入PWM信号执行或布尔运算，提供高侧信号以驱动所述一个或多个高侧晶体管，并且对所述延迟输入信号和所述输入PWM信号执行与布尔运算。6.根据权利要求5所述的电路，其中所述低水平信号发生器还被配置成从所述低侧信号产生低侧低水平导通信号和低侧低水平截止信号以及产生高侧低水平导通信号和高侧低水平截止信号，所述低侧低水平导通信号具有对应所述低侧信号的下降沿而开始的给定长度的导通触发脉冲，所述低侧低水平截止信号具有从所述低侧信号的上升沿开始的给定长度的截止触发脉冲，所述高侧低水平导通信号和所述高侧低水平截止信号具有对应所述高侧信号的上升沿和下降沿而开始的触发脉冲。7.根据权利要求6所述的电路，还包括附加同步回路，所述附加同步回路产生被同步并相对于所述PWM信号被延迟的同步PWM延迟信号，所述附加同步回路具有用于接收来自高侧驱动链和低侧驱动链的抽头的低侧延迟信号和高侧延迟信号的输入，所述附加同步回路被配置成从所述低侧延迟信号和高侧延迟信号产生第二置位-复位锁存器的置位信号和复位信号，所述第二置位-复位锁存器输出所述同步PWM延迟信号。8.一种电子系统，包括：输出驱动器，包括高侧晶体管和低侧晶体管；耦合到所述输出驱动器的控制驱动器电路，所述控制驱动器包括高侧控制驱动器和低侧控制驱动器，所述高侧控制驱动器和所述低侧控制驱动器中的每个包括：置位-复位锁存器，具有置位输入和复位输入并具有输出，所述输出产生被提供给所述输出驱动器中对应高侧晶体管或低侧晶体管的控制节点的高电压水平控制驱动信号；以及差分电容水平移位器电路，被配置成接收第一低电压水平输入信号和第二低电压水平输入信号，并且被配置成产生高电压水平置位信号和复位信号，所述高电压水平置位信号和复位信号被施加以基于所述低电压水平输入信号来驱动所述置位-...

【专利技术属性】
技术研发人员：S·罗西，V·博塔雷尔，
申请(专利权)人：意法半导体股份有限公司，
类型：发明
国别省市：意大利,IT