一种基于多通道高速ADC的同步采集电路制造技术
【技术实现步骤摘要】
一种基于多通道高速ADC的同步采集电路
本技术属于领域，具体涉及一种基于多通道高速ADC的同步采集电路。
技术介绍
传统多通道同步数据采集电路是采用超外差架构，将射频信号下变频到一个固定的中频信号，在通过低速ADC进行数据采集。传统的低速ADC通常采用LVDS接口与后端接收设备进行数据通信，这样就容易出现后端接收设备暂用太多的IO口，并且PCB走线时候较为麻烦。数据需要同步进行采集，就必须保证多个射频下变频通道输出信号同步和多片低速ADC进行同步采集。现有技术中的同步采集电路体育如图1所示。同时，现有技术存在如下缺陷：1、现有技术有射频下变频和低速ADC采集两个部分组成，而本文描述电路只需要一个高速ADC采集电路即可实现，相比之下，现有技术在体积，功耗和重量都有着明显劣势。2、随便同步通道的增加，现有技术实现起来非常困难，或者难以实现。3、现有技术能够处理的信号带宽窄，如需处理大带宽的信号，需要多个模块并行处理。4、同步进度较差，如需要高精度的同步，需要额外添加校准通道；
技术实现思路
本技术的目的在于：针对上述提出的现有技术中存在的问题，本技术提供一种基于多通道高速AD...
【技术保护点】
一种基于多通道高速ADC的同步采集电路，其特征在于，包括ADC数据采集模块、同步时钟控制模块和FPGA模块；所述ADC数据采集模块与FPGA模块和同步时钟控制模块连接，将输入的射频信号通过JESD204B接口输送到FPGA模块中；所述同步时钟控制模块为ADC数据采集模块提供时钟信号，并为ADC数据采集模块和FPGA模块提供Sysref信号。
【技术特征摘要】
1.一种基于多通道高速ADC的同步采集电路，其特征在于，包括ADC数据采集模块、同步时钟控制模块和FPGA模块；所述ADC数据采集模块与FPGA模块和同步时钟控制模块连接，将输入的射频信号通过JESD204B接口输送到FPGA模块中；所述同步时钟控制模块为ADC数据采集模块提供时钟信号，并为ADC数据采集模块和FPGA模块提供Sysref信号。2.根据权利要求1所述的一种基于多通道高速ADC的同步采集电路，其特征在于，所述同步时钟控制模块中，单片机U501的VDD端口和VDD3端口与电容C503一端、电容C504一端和电容C505一端连接，电容C503另一端、电容C504另一端和电容C505另一端接地；单片机U501的CLKIN端口与电容C501一端连接，单片机U501的CLKIN_N端口与电容C502一端连接；单片机U501的PD_N端口与电阻R504一端和电阻R503一端连接，单片机U502的SCLK端口与电阻R507一端连接，单片机U501的CP_RSET端口通过电阻R505接地，单片机U501的OUT_RSET端口通过电阻R506接地；单片机U501的GND端口和PAD端口接地；单片机U501的SDIO端口与电阻R508一端连接；单片机U501的SYNC_OUT_N与电阻R509一端和电容C506一端连接，电阻R509另一端接地，电容C506另一端与电阻R511一端和电阻R512一端连接；单片机U501的SYNC_OUT端口与电阻R510一端和电容C507一端连接，电阻R510另一端接地，电容C507另一端与电阻R513一端和电阻R514一端连接；单片机U501的OUT7_N端口与电阻R515一端和电容C508一端连接，电阻R515另一端接地；单片机U501的OUT7端口与电阻R516一端和电容C509一端连接，电阻R516另一端接地；单片机U501的OUT6_N端口与电阻R517一端和电容C510一端连接，电阻R517另一端接地；单片机U501的OUT6端口与电阻R518一端和电容C511一端连接，电阻R518另一端接地。3.根据权利要求1所述的一种基于多通道高速ADC的同步采集电路，其特征在于，所述ADC数据采集模块中，单片机U52A的SYNCINB-端口与电容C1286一端连接，单片机U52A的SYNCINB+端口与电容C1287一端连接，电容C1286另一端通过电阻R393与电容C1287另一端连接，单片机U52A的VMON端口接电源，单片机U52A的VCM端口与电阻R395一端连接，电阻R395与电容C912一端连接，电容C...
【专利技术属性】
技术研发人员：陈晓红，吴阳，
申请(专利权)人：四川鸿创电子科技有限公司，
类型：新型
国别省市：四川,51
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