用于时钟和数据恢复的电路布置和方法技术

一种用于时钟和数据恢复的电路布置包括控制单元(CTRL)、锁相环电路(PLL)和采样单元(SMPL)。控制单元(CTRL)被配置为从输入信号(SDIN)得到第一参考信号(PLSN)和第二参考信号(PLSD)。此外，控制单元(CTRL)被配置为从根据电路布置的操作模式选择的第一参考信号(PLSN)和第二参考信号(PLSD)之一得到公共参考信号(FREF0)。锁相环电路(PLL)被配置为基于公共参考信号(FREF0)生成振荡器信号(SOSC)。采样单元(SMPL)被配置为从输入信号(SDIN)提取恢复的数据信号(RXD)。

【技术实现步骤摘要】
【国外来华专利技术】用于时钟和数据恢复的电路布置和方法本专利技术涉及用于时钟和数据恢复(CDR)的电路布置以及用于通信系统中的CDR的方法。在通信系统中，特别是在基于分组的高速串行数据通信系统中，CDR可以用于从输入信号、特别是从自同步(self-clocking)输入信号中提取恢复的时钟信号和恢复的数据信号。即，时钟嵌入输入信号的发送数据流中。其中，该提取是例如通过使用恢复的时钟信号对输入信号进行采样来实现的。以该方式，CDR可以避免例如在两个物理分离的数据和时钟信道之间的潜在时钟偏移(clockskew)。对于常见的CDR解决方案，可能需要附加(例如，外部)的精确参考时钟源。参考时钟源例如可以被实现为振荡器，特别是晶体振荡器。数个现有的CDR解决方案采用多于一个的控制环(例如，两个控制环)。这些因素通常代表现有解决方案的缺点，例如，增加了CDR布置的成本、复杂性和/或大小。现有CDR电路布置的其它缺点可以包括抖动、缺乏稳健的频率采集和/或缺乏精确的锁相。因此，期望的目的是提供一种用于时钟和数据恢复的改进构思，其使得能够克服现有解决方案的缺点。该目的是通过独立权利要求的主题来实现的。其他实现方式和实施例本文档来自技高网...

【技术保护点】
一种用于时钟和数据恢复的电路布置，所述电路布置包括：‑控制单元(CTRL)，其被配置为：‑从输入信号(SDIN)得到第一参考信号(PLSN)和第二参考信号(PLSD)；以及‑从根据所述电路布置的操作模式选择的所述第一参考信号(PLSN)和所述第二参考信号(PLSD)之一得到公共参考信号(FREF0)；‑锁相环电路(PLL)，其被配置为基于所述公共参考信号(FREF0)生成振荡器信号(SOSC)；以及‑采样单元(SMPL)，其被配置为根据所述振荡器信号(SOSC)，从所述输入信号(SDIN)提取恢复的数据信号(RXD)。

【技术特征摘要】
【国外来华专利技术】2014.08.19 EP 14181449.11.一种用于时钟和数据恢复的电路布置，所述电路布置包括：-控制单元(CTRL)，其被配置为：-从输入信号(SDIN)得到第一参考信号(PLSN)和第二参考信号(PLSD)；以及-从根据所述电路布置的操作模式选择的所述第一参考信号(PLSN)和所述第二参考信号(PLSD)之一得到公共参考信号(FREF0)；-锁相环电路(PLL)，其被配置为基于所述公共参考信号(FREF0)生成振荡器信号(SOSC)；以及-采样单元(SMPL)，其被配置为根据所述振荡器信号(SOSC)，从所述输入信号(SDIN)提取恢复的数据信号(RXD)。2.根据权利要求1所述的电路布置，其中，所述控制单元(CTRL)被配置为：-在第一锁定操作模式期间从所述第一参考信号(PLSN)得到所述公共参考信号(FREF0)；以及-在第二锁定操作模式期间以及在正常操作模式期间，从所述第二参考信号(PLSD)得到所述公共参考信号(FREF0)。3.根据权利要求2所述的电路布置，其中，所述锁相环电路(PLL)被配置为：-在所述第一锁定模式期间使用第一带宽；以及-在所述第二锁定模式期间以及在所述正常模式期间使用低于所述第一带宽的第二带宽。4.根据权利要求1至3中的一项所述的电路布置，其中，所述控制单元(CTRL)还包括边沿检测器和脉冲发生器电路(EDG)，所述边沿检测器和脉冲发生器电路(EDG)被配置为借助于异或运算而生成脉冲信号(PLS)和所述第一参考信号(PLSN)，所述异或运算将所述输入信号(SDIN)与所述输入信号(SDIN)的、相对于所述输入信号(SDIN)延迟了所述输入信号(SDIN)的标称位周期Tbn的预定部分的型式组合。5.根据权利要求1至4中的一项所述的电路布置，其中，所述锁相环电路(PLL)包括第一受控延迟线(DL1)，所述第一受控延迟线(DL1)被配置为基于控制信号(VCTRL)、被反馈至所述第一受控延迟线(DL1)的所述振荡器信号(SOSC)以及被反馈至所述第一受控延迟线(DL1)的反相振荡器信号，生成所述振荡器信号(SOSC)。6.根据权利要求5所述的电路布置，所述锁相环电路(PLL)包括：-门控装置(G1，G2)，其被配置为根据门信号(PFDG)使所述公共参考信号(FREF0)和所述振荡器信号(SOSC)通过或阻断所述公共参考信号(FREF0)和所述振荡器信号(SOSC)；以及-相位-频率检测器(PFD)，其被配置为将所述公共参考信号(FREF0)与所述振荡器信号(SOSC)进行比较；以及所述锁相环电路(PLL)被配置为根据所述比较来生成所述控制信号(VCTRL)。7.根据权利要求6所述的电路布置，其中，所述锁相环电路(PLL)还包括：-电荷泵(CP)，其被配置为基于由所述相位-频率检测器(PFD)生成的第一检测器信号(SUP)和第二检测器信号(SDN)来生成泵信号；以及-环路滤波器(LF)，其被配置为通过对所述泵信号进行滤波来生成所述控制信号(VCTRL)。8.根据权利要求6或7之一所述的电路布置，其中，-所述控制单元(CTRL)还包括门逻辑电路(GLOG)，所述门逻辑电路(GLOG)被配置为基于所述第一参考信号(PLSN)、所述振荡器信号(SOSC)、锁定信号(LCK)以及所...

【专利技术属性】
技术研发人员：蒂博尔·凯赖凯什，
申请(专利权)人：ams有限公司，
类型：发明
国别省市：奥地利,AT