振荡器、电子设备、以及移动体制造技术

本发明专利技术提供了一种振荡器、电子设备、以及移动体。在振荡动作中对振荡频率动态地实施数字控制的振荡器中，降低因数字控制信号等的干涉而导致的振荡精度的恶化。该振荡器具备：封装件，其具有第一边至第四边；振动体以及振荡电路，所述振动体以及所述振荡电路被配置在封装件中；输出端子，其沿着封装件的第一边而配置，并输出通过振荡电路而生成的时钟信号；控制端子，其沿着封装件的第二边而配置，并被供给用于对振荡电路的动作状态进行更新的数字控制信号。

【技术实现步骤摘要】
振荡器、电子设备、以及移动体
本专利技术涉及一种将振动体及振荡电路安装在封装件中而构成的振荡器。并且，本专利技术涉及一种使用了这种振荡器的电子设备以及移动体。
技术介绍
例如，实施将晶体振动体以及半导体装置(IC)安装在封装件中而构成晶体振荡器的过程。在这种晶体振荡器中，在安装IC之前，实施如下的工序，即，利用与晶体振动体连接的两个监视端子而使晶体振动体进行强激振来改善特性，或者将晶体振动体连接于外部测定装置而对特性进行检查。因此，一般情况下，对晶体振动体和监视端子进行连接的配线图案较长，从而容易受到来自数字电路的噪声等外来噪声的影响。其结果为，存在振荡频率偏离设定值、或者产生相位失真等的问题。作为相关的技术，在专利文献1中公开了一种在配线基板上安装有半导体封装件和晶体振子的晶体振荡装置。半导体封装件具备作为晶体振子的连接用的第一外部端子以及第二外部端子。在配线基板上，形成有从第一外部端子延伸并被连接于晶体振子的一端的第一配线图案、以及从第二外部端子向与第一配线图案大致相同的方向延伸并被连接于晶体振子的另一端的第二配线图案。并且，在配线基板上形成有被配置在第一配线图案与第二配线图案之间的区域内、且与接地电压电源电连接的第三配线图案。由此，能够减少第一外部端子与第二外部端子之间的引脚间的寄生电容，或者，降低引脚间的耦合噪声。其结果为，能够满足寄生电容的降低或耐噪声性的提高的要求。此外，在专利文献2中公开了一种使将振荡电路、温度补偿电路、以及存储电路等集成化而成的IC与压电振子组合而构成的压电振荡器。该压电振荡器的特征在于，在将包含温度补偿电路的第一模拟电路模块、包含振荡电路的第二模拟电路模块、以及包含存储电路的数字电路模块集成化而成的压电振荡器用IC中，将第一模拟电路模块与第二模拟电路模块分离地配置，并使数字电路模块介于上述模拟电路模块之间。在该压电振荡器中，数字电路仅仅为了在对TCXO进行制品化时在工厂的调节作业中将数据写入存储器中而被使用，在作为TCXO而被使用的状态下，不会使数字电路进行工作。因此，目的在于，防止因模拟电路内的AC电路模块与DC电路模块之间的干涉、和例如振荡电路的AC动作成为DC电路的噪声由此而对作为晶体振荡器的重要的特性的相位噪声造成影响等的干涉所引起的压电振荡器的动作不良。虽然在专利文献1中公开了使与晶体振子连接的第一外部端子以及第二外部端子的耐噪声性提高的技术，但并未特别公开使除此以外的端子的耐噪声性提高的内容。此外，与专利文献2所公开的压电振荡器不同，在于振荡动作中动态地对振荡频率实施数字控制的DCXO(DigitallyControlledCrystalOscillator：数字控制晶体振荡器)这种振荡器中，数字控制信号将与模拟振荡信号发生干涉而对相位噪声特性带来影响，从而使振荡精度恶化。专利文献专利文献1：日本特开2012-186784号公报(0021-0022段、图1)专利文献2：日本特开2006-54269号公报(0001-0005段、图1)
技术实现思路
在此，鉴于上述的点，本专利技术的第一目的在于，在振荡动作中振荡频率被动态地数字控制的振荡器中，降低由数字控制信号等的干涉而导致的振荡精度的恶化。此外，本专利技术的第二目的在于，提供一种使用了这种振荡器的电子设备以及移动体等。为了解决以上的课题的至少一部分，本专利技术的第一观点所涉及的振荡器具备：封装件，其具有第一边至第四边；振动体以及振荡电路，所述振动体以及所述振荡电路被配置在封装件中；输出端子，其沿着封装件的第一边而配置，并输出通过振荡电路而生成的时钟信号；控制端子，其沿着封装件的第二边而配置，并被供给用于对振荡电路的动作状态进行更新的数字控制信号。根据本专利技术的第一观点，在振荡动作中对振荡频率动态地实施数字控制的振荡器中，通过将输出时钟信号的输出端子与被供给数字控制信号的控制端子配置在封装件的不同的边上，从而能够增大对时钟信号进行传送的配线图案与对数字控制信号进行传送的配线图案之间的距离，从而使两者的电容耦合下降，由此减少因数字控制信号的干涉而导致的振荡精度的恶化。此外，也可以采用如下方式，即，振荡器还具备第一配线图案以及第二配线图案，所述第一配线图案以及所述第二配线图案被配置在封装件内并对振动体的一组端子与振荡电路进行电连接，且朝向封装件的第三边而延伸。由此，能够通过将对噪声敏感的第一配线图案以及第二配线图案从时钟信号及数字控制信号的传送路径远离而使两者的电容耦合下降，从而减少因时钟信号及数字控制信号的干涉而导致的振荡精度的恶化。在该情况下，也可以采用如下方式，即，振荡器还具备：第三配线图案，其被配置在封装件内并与输出端子电连接，且在俯视观察时与第一配线图案以及第二配线图案不交叉；第四配线图案，其被配置在封装件内并与控制端子电连接，且在俯视观察时与第一至第三配线图案不交叉。由此，能够使对噪声敏感的第一配线图案以及第二配线图案与对时钟信号进行传送的第三配线图案和对数字控制信号进行传送的第四配线图案之间的耦合电容下降，从而降低因时钟信号或数字控制信号的干涉而导致的振荡精度的恶化。此外，也可以采用如下方式，即，振荡器还具备第五配线图案，所述第五配线图案在封装件内被配置在第一或第二配线图案与第三或第四配线图案之间，并与被供给电源电位或基准电位的电源端子电连接。由此，能够使对噪声敏感的第一或第二配线图案与对时钟信号进行传送或对数字控制信号进行传送的第三或第四配线图案之间的耦合电容进一步下降，从而进一步降低因时钟信号或数字控制信号的干涉而导致的振荡精度的恶化。在上文中，也可以采用如下方式，即，构成振荡电路的至少一个半导体装置具有：第一端子，其在半导体装置中沿着最靠近封装件的第一边的边而配置并输出时钟信号；第二端子，其在半导体装置中沿着最靠近封装件的第二边的边而配置并被供给数字控制信号。由此，能够缩短对半导体装置的第一端子和输出端子进行连接的配线图案，并且缩短对半导体装置的第二端子和控制端子进行连接的配线图案，从而使两者的电容耦合下降，由此而降低因数字控制信号的干涉而导致的振荡精度的恶化。本专利技术的第二观点所涉及的振荡器具备：封装件；振动体以及振荡电路，所述振动体以及所述振荡电路被配置在封装件内；第一配线图案以及第二配线图案，所述第一配线图案以及所述第二配线图案被配置在封装件内并对振动体的一组端子和振荡电路进行电连接；第三配线图案，其被配置在封装件内，并与输出通过振荡电路而生成的时钟信号的输出端子电连接，且在俯视观察时与第一配线图案以及第二配线图案不交叉；第四配线图案，其被配置在封装件中，并与被供给用于对振荡电路的动作状态进行更新的数字控制信号的控制端子电连接，且在俯视观察时与第一至第三配线图案不交叉；第五配线图案，其在封装件中被配置在第一或第二配线图案与第三或第四配线图案之间，且与被供给电源电位或基准电位的电源端子电连接。根据本专利技术的第二观点，在振荡动作中对振荡频率动态地实施数字控制的振荡器中，能够使对噪声敏感的第一配线图案以及第二配线图案与对时钟信号进行传送的第三配线图案、和对数字控制信号进行传送的第四配线图案之间的耦合电容下降，从而降低因时钟信号或数字控制信号的干涉而导致的振荡精度的恶化。本专利技术的第三观点所涉及的电子设备具备上述本文档来自技高网...

【技术保护点】
一种振荡器，具备：封装件，其具有第一边至第四边；振动体以及振荡电路，所述振动体以及所述振荡电路被配置在所述封装件中；输出端子，其沿着所述封装件的第一边而配置，并输出通过所述振荡电路而生成的时钟信号；控制端子，其沿着所述封装件的第二边而配置，并被供给用于对所述振荡电路的动作状态进行更新的数字控制信号。

【技术特征摘要】
2015.11.10 JP 2015-2201191.一种振荡器，具备：封装件，其具有第一边至第四边；振动体以及振荡电路，所述振动体以及所述振荡电路被配置在所述封装件中；输出端子，其沿着所述封装件的第一边而配置，并输出通过所述振荡电路而生成的时钟信号；控制端子，其沿着所述封装件的第二边而配置，并被供给用于对所述振荡电路的动作状态进行更新的数字控制信号。2.如权利要求1所述的振荡器，其中，还具有第一配线图案以及第二配线图案，所述第一配线图案以及所述第二配线图案被配置在所述封装件中并对所述振动体的一组端子与所述振荡电路进行电连接，且朝向所述封装件的第三边而延伸。3.如权利要求2所述的振荡器，其中，还具备：第三配线图案，其被配置在所述封装件中并与所述输出端子电连接，且在俯视观察时与所述第一配线图案以及所述第二配线图案不交叉；第四配线图案，其被配置在所述封装件中并与所述控制端子电连接，且在俯视观察时与所述第一配线图案至所述第三配线图案不交叉。4.如权利要求3所述的振荡器，其中，还具备第五配线图案，所述第五配线图案在所述封装件中被配置在所述第一配线图案或所述第二配线图案与所述第三配线图案或所述第四配线图案之间，并与被供给电源电位或基准电位的电...

【专利技术属性】
技术研发人员：矶崎繁纪，福沢晃弘，薄井敏正，
申请(专利权)人：精工爱普生株式会社，
类型：发明
国别省市：日本,JP