用于管理探听操作的一致性互连和包括其的数据处理装置制造方法及图纸

提供了一种一致性互连。一致性互连包括探听过滤器和电路，该电路从中央处理单元(CPU)接收写请求、选通比特和写数据；基于写请求生成探听过滤器请求；并且在基本上相同时间向探听过滤器发送探听过滤器请求并且向存储器控制器发送写请求、选通比特和写数据。

Consistency, interconnection, and data processing apparatus for managing snoop operations

Provides a consistent interconnection. Consistency and interconnection including snoop filter circuit, the circuit from the central processing unit (CPU) receiving a write request, strobe bits and write data; write request generation request based on the snoop filter; and at the same time basically to filter and send the snoop filter request to the memory controller sends a write request, and write strobe bits data.

【技术实现步骤摘要】
用于管理探听操作的一致性互连和包括其的数据处理装置对相关申请的交叉引用此申请要求于2015年9月30日提交的韩国专利申请第10-2015-0137385号的优先权，通过引用将其全部内容合并于此。
本专利技术构思的实施例涉及用于管理探听操作的一致性互连和包括其的数据处理装置。
技术介绍
在计算机科学领域，高速缓存一致性是分别包括在共享的存储器系统中的客户端(或处理器)中的本地高速缓存之间的一致特性(consistency)。当每个客户端包括它自己的本地高速缓存并且客户端彼此共享存储器时，如果客户端中的高速缓存的一个被更新，则高速缓存一致性的问题可能发生。当高速缓存一致性问题发生时，可以执行操作来确保高速缓存一致性，所述操作包括写数据到共享的存储器系统的共享存储器。然而，当共享的存储器系统使用这些操作写数据到共享的存储器时，写操作的延迟可能增加。
技术实现思路
根据本专利技术构思的示范性实施例，提供了一种包括探听过滤器和一致性管理器(例如，电路)的一致性互连。一致性管理器从中央处理单元(CPU)接收写请求、选通比特和写数据；基于写请求生成探听过滤器请求；以及在基本上相同时间向探听过滤器发送探本文档来自技高网...

【技术保护点】
一种一致性互连，包括：探听过滤器；以及电路，被配置为接收从第一中央处理单元(CPU)输出的写请求、选通比特和写数据，基于写请求生成探听过滤器请求，并且在基本上相同时间向探听过滤器发送探听过滤器请求并且向存储器控制器发送写请求、选通比特和写数据。

【技术特征摘要】
2015.09.30 KR 10-2015-01373851.一种一致性互连，包括：探听过滤器；以及电路，被配置为接收从第一中央处理单元(CPU)输出的写请求、选通比特和写数据，基于写请求生成探听过滤器请求，并且在基本上相同时间向探听过滤器发送探听过滤器请求并且向存储器控制器发送写请求、选通比特和写数据。2.如权利要求1所述的一致性互连，其中所述电路向存储器控制器发送写请求、选通比特和写数据而无需等待从探听过滤器基于探听过滤器请求而生成的探听过滤器响应。3.如权利要求1所述的一致性互连，其中所述电路基于从探听过滤器输出的指示命中的探听过滤器响应来向第二CPU发送用于无效存储在第二CPU的高速缓存中的与写请求有关的数据的无效信号。4.如权利要求3所述的一致性互连，其中所述电路响应于从第二CPU输出的无效完成响应和从存储器控制器输出的针对写数据的写完成响应，对与写请求有关的项执行取消分配。5.如权利要求1所述的一致性互连，其中所述电路基于包括在写请求之内的指示符比特来确定是否将选通比特存储在所述电路中包括的选通缓冲器中。6.如权利要求5所述的一致性互连，其中选通比特的每位指示写数据中包括的相应字节是否要被更新；并且仅当指示符比特具有指示部分高速缓存线写的比特值时，所述电路才将选通比特存储在选通缓冲器中。7.如权利要求6所述的一致性互连，其中所述电路基于从探听过滤器输出的指示命中的探听过滤器响应，生成要发送到第二CPU的探听请求；其中所述电路基于从第二CPU输出的包括脏数据的探听响应，转化存储在选通缓冲器中的选通比特的每位的比特值来生成转化的选通比特；以及其中所述电路向存储器控制器发送转化的选通比特和脏数据。8.如权利要求7所述的一致性互连，其中所述电路响应于从第二CPU输出的探听响应、从存储器控制器输出的针对写数据的第一写完成响应和从存储器控制器输出的针对脏数据的第二写完成响应，对与写请求有关的项执行取消分配。9.一种数据处理装置，包括：第一中央处理单元(CPU)；包括高速缓存的第二CPU；存储器控制器；以及与第一CPU、第二CPU和存储器控制器连接的一致性互连，其中一致性互连包括：探听过滤器；以及电路，被配置为从第一CPU接收写请求、选通比特和写数据，基于写请求生成探听过滤器请求，并且在基本上相同时间向探听过滤器发送探听过滤器请求并且向存储器控制器发送写请求、选通比特和写数据。10.如权利要求9所述的数据处理设备，其中所述电路基于从探听过滤器输出的指示命中的探听过滤器响应来向第二CPU发送用于无效存储在高速缓存中的与写请求有关的数据的无效信号。11.如权利要求10所述的数据处理装置，其中所述电路响应于从第二CPU输出的无效完成响应和从存储器控制器输出的针对写数据的写完成响应，对与写请求有关的项执行取消分配。12.如权利要求9所述的数据处理装置，其中所述电路基于包括在写请求之内的指示符比特来确定是否将选通比特存储在所述电路中包括的选通缓冲器中。13.如权利要求12所述的数据处理装置，其中选通比特的每位指示写数据中包括的相应字节是否要被更新；并且仅当指示符比特具有指示部分高速缓存线写的比特值时，所述电路才将选通比特存储在选通缓冲器中。14.如权利...

【专利技术属性】
技术研发人员：洪性珉，许宰荣，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR