用于产生延迟列选择信号的存储装置和信号延迟电路制造方法及图纸

本发明专利技术提供一种用于产生延迟列选择信号的存储装置和信号延迟电路。本发明专利技术所提供的信号延迟电路包括输入反相器、第一反相器、电容器、第一晶体管、第二反相器和输出反相器。输入反相器接收输入信号和输出信号至第一反相器。电容器耦接至第一反相器的输出端。第一晶体管的第二端耦接至第一反相器的输出端，以及第一晶体管的第一端耦接至工作电压。第二反相器的输入端耦接至第一反相器的输出端，且第二反相器的输出端耦接至第一晶体管的控制端。输出反相器用来产生延迟输出信号。

【技术实现步骤摘要】
用于产生延迟列选择信号的存储装置和信号延迟电路
本专利技术是有关于一种存储装置，且特别是有关于一种用于产生延迟列选择信号(delayedcolumnselectsignal)的存储装置和信号延迟电路。
技术介绍
对于在现有技术中的存储装置(memoryapparatus)，当存储装置执行写入操作时，在存储装置必须提供列选择信号(columnselectsignal)给感测放大器(senseamplifier)。列选择信号是用来导通开关对(switchpair)以传送数据和反相数据至感测放大器。重要的是，列选择信号必须有一适当的脉冲宽度，以保证正确的数据传送到感测放大器。请参阅图1A，图1A是在现有技术中的信号延迟电路100的电路图。信号延迟电路100包括反相器IV1、反相器IV2和电容器C1。反相器IV1具有用于接收一列选择信号(columnselectsignal)CS的输入端，以及输出端以耦接到电容器C1和反相器IV2的输入端。电容器C1耦接于反相器IV1的输出端和参考电压GND之间。反相器IV1的输出产生一延迟列选择信号(delayedcolumnselectsignal)CSd。请参阅图1B和图1A，其中图1B是现有技术中的存储装置10。存储装置10中包括的信号延迟电路100、感测放大器11、开关SW1、开关SW2、数据输入驱动器(data-indriver)DINV1和数据输入驱动器DINV2。这里有一个问题，当预定写入数据具有与感测放大器11相反的极性，数据“0”的极性与数据“1”的极性相反，或反之亦然在存储装置10中拟被写入到一个存储单元(memorycell)，并在感测放大器11中耦接至信号延迟电路100的P型晶体管MP(MOS晶体管)为较强(较快)的元件，而在数据输入驱动器DINV1、DINV2及开关SW1、SW2中的N型晶体管(MOS晶体管)为较弱(较慢)的元件。较弱驱动器(在数据输入驱动器DINV1、DINV2中的N型晶体管)和开关SW1、SW2(它们是N型)必须与较强元件(在感测放大器11中的P型晶体管的MP)对抗，以将耦接至感测放大器的数据线拉低至相反的数位数据。因此，在这种情况下，延迟列选择信号CSd需要具有较长的脉冲宽度。然而，在现有技术中，延迟列选择信号CSd的脉冲宽度不能根据程序的变化而被最佳化，如此一来，存储装置的效率相应减少。
技术实现思路
本专利技术提供一种用于产生延迟列选择信号的存储装置和信号延迟电路。本专利技术提供一种信号延迟电路，用于根据其程序变化产生具有脉冲宽度变化的延迟输出信号。本专利技术提供了一种具有信号延迟电路的存储装置，以用于接收一列选择信号，并提供延迟列选择信号。其中，延迟列选择信号的脉冲宽度是根据其程序变化而变化。本专利技术所提供的信号延迟电路包括输入反相器、第一反相器、电容器、第一晶体管、第二反相器和输出反相器。输入反相器用于接收输入信号且输出反相输入信号至第一反相器。电容器耦接第一反相器的输出端。第一晶体管具有第一端、第二端和控制端，且第一晶体管的第二端耦接至第一反相器的输出端，且第一晶体管的第一端耦接至工作电压。第二反相器的输入端耦接至第一反相器的输出端而第二反相器的输出端耦接至第一晶体管的控制端。输出反相器的输入端耦接至第二反相器的输出端，且在输出反相器的输出端产生一延迟输出信号。本专利技术所揭露的存储装置包括感测放大器、数据路径开关和信号延迟电路。数据路径开关耦接至感测放大器，且数据路径开关用于接收一延迟列选择信号。数据路径开关根据延迟列选择信号发送数据信号和反相数据信号至感测放大器。信号延迟电路耦接至数据路径开关，且用于接收列选择信号，并通过延迟列选择信号产生所述延迟列选择信号。本专利技术所提供的信号延迟电路包括输入反相器、第一反相器、电容器、第一晶体管、第二反相器和输出反相器。输入反相器接收输入信号和输出信号至第一反相器。电容器耦接至第一反相器的输出端。第一晶体管具有第一端、第二端和控制端，且第一晶体管的第二端耦接至第一反相器的输出端，且第一晶体管的第一端耦接至工作电压。第二反相器的输入端耦接至第一反相器的输出端且第二反相器的输出端耦接至第一晶体管的控制端。输出反相器的输入端耦接至第二反相器的输出端，且在输出反相器的输出端产生一延迟输出信号。因此，在本专利技术中揭露一种信号延迟电路的电路结构，而信号延迟电路可以通过延迟所述信号延迟电路的输入信号的第二边缘(下降边缘)一延迟时间来产生延迟输出信号。其中在信号延迟电路中通过晶体管的程序参数来决定所述延迟时间。即，当芯片之中嵌入信号延迟电路时，延迟输出信号的脉冲宽度是根据不同的程序变化，且可以获得延迟输出信号的最佳脉冲宽度。应该理解的是，前面的一般描述和下面的详细描述是示例性的，且旨在提供本专利技术所要求保护的权利要求的进一步解释。附图说明图1A在现有技术中的信号延迟电路100的电路图；图1B是现有技术中的存储装置10；图2A至图2C是根据本专利技术实施例的多个信号延迟电路210，220，240的电路图；图3是应用信号延迟电路220的存储装置300的电路图；图4是根据本专利技术的一个实施例的存储装置400的电路图。附图标记说明：10、300、400：存储装置；11、310、430：感测放大器；100、210、220、240、410：信号延迟电路；211、221、241：反相器；420：数据路径开关；BIN：反相输入信号；C1、CP、CP1、CP2：电容器；CS：列选择信号(columnselectsignal)；CSd：延迟列选择信号(delayedcolumnselectsignal)；CSL：输入信号；CSLd：延迟输出信号；CT：端子；DIN、D1、D1B：数据信号；DINB：反相数据信号；DINV1、DINV2：数据输入驱动器；EN：使能信号；GND：参考电压；IV1：反相器；IV2：反相器(输出反相器)；IV3：输入反相器；M1、M2、M5、M6、T4、T5、T6：N型晶体管；MP、M3、M4、M7、M8、T1、T2、T3、T7：P型晶体管；OT：反相器的输出端；SW1、SW2：开关；TG：通道闸；Vcc：工作电压。具体实施方式现将详细参考本专利技术的实施例，并在附图中说明所述实施例的实例。凡可能之处，在图式及实施方式中使用相同标号指代相同或类似部分。请参阅图2A，图2A是根据本专利技术的一实施例的信号延迟电路(signaldelaycircuit)210的电路图。信号延迟电路210包括输入反相器(inputinverter)IV3、反相器(inverter)211、电容器(capacitor)CP、晶体管T1、反相器IV1以及输出反相器(outputinverter)IV2。输入反相器IV3和反相器211形成输入缓冲器(inputbuffer)。输入反相器IV3接收一输入信号CSL而输入反相器IV3的输出端耦接至反相器211。反相器211的输入接收到来自输入反相器IV3的输出端的反相输入信号(invertedinputsignal)，并且反相器211的输出端OT产生一反相输入信号BIN。在这里请注意，在本实施方式中输入反相器IV3可以被任何其他逻辑单元如NAND或NOR闸替换。反相器211包括晶体管T3～T5。晶体本文档来自技高网...

【技术保护点】
一种信号延迟电路，其特征在于，包括：一输入反相器，用于接收一输入信号，并输出一反相输入信号；一第一反相器，其具有输入端和输出端，该第一反相器的输入端耦接至该输入反相器以用于接收该反相输入信号；一第一电容器，耦接至该第一反相器的输出端；一第一晶体管，其具有第一端、第二端和控制端，该第一晶体管的第二端耦接至该第一反相器的输出端，且该第一晶体管的第一端耦接至一第一参考电压；一第二反相器，该第二反相器的输入端耦接至该第一反相器的输出端，且该第二反相器的输出端耦接至该第一晶体管的控制端；一输出反相器，该输出反相器的输入端耦接至该第二反相器的输出端，且在该输出反相器的输出端产生一延迟输出信号，其中该第一电容器包括：一第二晶体管，其具有第一端、第二端和控制端，该第二晶体管的控制端耦接至该第一反相器的输出端，该第二晶体管的第一端和第二端耦接至该第一参考电压，其中该第一反相器包括：一第三晶体管，其具有第一端、第二端和控制端，该第三晶体管的第一端耦接至该第一参考电压，该第三晶体管的第二端耦接至该第一反相器的输出端；一第四晶体管，其具有第一端、第二端和控制端，该第四晶体管的第一端耦接至该第三晶体管的第二端，该第四晶体管的控制端耦接至该第三晶体管的控制端以用于接收该输入信号；以及一第五晶体管，其具有第一端、第二端和控制端，该第五晶体管的第一端耦接至该第四晶体管的第二端，该第五晶体管的控制端耦接至该第四晶体管的控制端，且该第五晶体管的第二端耦接至一第二参考电压，其中该第一晶体管、该第二晶体管以及该第三晶体管为P型晶体管，该第四晶体管以及该第五晶体管皆为N型晶体管；一第六晶体管，其具有第一端、第二端和控制端，该第六晶体管的第一端耦接至该第四晶体管的第二端，该第六晶体管的控制端耦接至该第一反相器的输出端；以及一第七晶体管，其具有第一端、第二端和控制端，该第七晶体管的第一端耦接至该第六晶体管的第二端，该第七晶体管的控制端耦接至该第二参考电压，且该第七晶体管的第二端耦接至该第一参考电压。...

【技术特征摘要】
2012.12.12 US 13/711,6271.一种信号延迟电路，其特征在于，包括：一输入反相器，用于接收一输入信号，并输出一反相输入信号；一第一反相器，其具有输入端和输出端，该第一反相器的输入端耦接至该输入反相器以用于接收该反相输入信号；一第一电容器，耦接至该第一反相器的输出端；一第一晶体管，其具有第一端、第二端和控制端，该第一晶体管的第二端耦接至该第一反相器的输出端，且该第一晶体管的第一端耦接至一第一参考电压；一第二反相器，该第二反相器的输入端耦接至该第一反相器的输出端，且该第二反相器的输出端耦接至该第一晶体管的控制端；一输出反相器，该输出反相器的输入端耦接至该第二反相器的输出端，且在该输出反相器的输出端产生一延迟输出信号，其中该第一电容器包括：一第二晶体管，其具有第一端、第二端和控制端，该第二晶体管的控制端耦接至该第一反相器的输出端，该第二晶体管的第一端和第二端耦接至该第一参考电压，其中该第一反相器包括：一第三晶体管，其具有第一端、第二端和控制端，该第三晶体管的第一端耦接至该第一参考电压，该第三晶体管的第二端耦接至该第一反相器的输出端；一第四晶体管，其具有第一端、第二端和控制端，该第四晶体管的第一端耦接至该第三晶体管的第二端，该第四晶体管的控制端耦接至该第三晶体管的控制端以用于接收该输入信号；以及一第五晶体管，其具有第一端、第二端和控制端，该第五晶体管的第一端耦接至该第四晶体管的第二端，该第五晶体管的控制端耦接至该第四晶体管的控制端，且该第五晶体管的第二端耦接至一第二参考电压，其中该第一晶体管、该第二晶体管以及该第三晶体管为P型晶体管，该第四晶体管以及该第五晶体管皆为N型晶体管；一第六晶体管，其具有第一端、第二端和控制端，该第六晶体管的第一端耦接至该第四晶体管的第二端，该第六晶体管的控制端耦接至该第一反相器的输出端；以及一第七晶体管，其具有第一端、第二端和控制端，该第七晶体管的第一端耦接至该第六晶体管的第二端，该第七晶体管的控制端耦接至该第二参考电压，且该第七晶体管的第二端耦接至该第一参考电压。2.根据权利要求1所述的信号延迟电路，其特征在于，该第一参考电压为一工作电压。3.根据权利要求2所述的信号延迟电路，其特征在于，还包括：一第二电容器，该第二电容器的第一端耦接至该工作电压；以及一通道闸，该通道闸的第一端耦接至该第二电容器的第二端，该通道闸的第二端耦接至该第一反相器的输出端，根据一控制信号导通或关闭该通道闸。4.根据权利要求1所述的信号延迟电路，其特征在于，该第七晶体管为P型晶体管，该第六晶体管皆为N型晶体管，且该第一参考电压为一工作电压，该第二参考电压为一接地电压。5.一种存储装置，其特征在于，包括：一感测...

【专利技术属性】
技术研发人员：安南沙瓦，方楚昂，
申请(专利权)人：南亚科技股份有限公司，
类型：发明
国别省市：中国台湾,71