面向用户的异构多处理器阵列体系结构制造技术

传统的二维网格连接的多处理器阵列是基于同构多处理器阵列，随着高性能计算机不断的发展，多处理器阵列逐渐从同构向异构发展。本发明专利技术提出了一个面向用户的异构多处理器阵列的体系结构。在该体系结构中，处理器单元放置方案如下，将计算能力较强但功耗较大的处理器单元与计算能力较弱但功耗较小的处理器单元交替放置，使其计算能力较强但功耗较大的处理器单元上下左右四个方向相邻的处理器单元均为计算能力较弱但功耗较小的处理器单元。本发明专利技术提出的体系结构散热性能较佳，且用户根据自己需求选择所需的处理器单元，拥有充分的选择权。

【技术实现步骤摘要】
面向用户的异构多处理器阵列体系结构
本专利技术涉及一种应用于高性能计算机的体系结构，特别涉及一种针对异构的多处理器阵列的一种体系结构。
技术介绍
多处理器系统的设计及优化体现着高性能计算机体系结构的核心技术。为了实现处理器间的高效通信，现在有了各式各样的互连网络。其中，网格(Mesh)是最为广泛研究的网络拓扑结构之一。网格拓扑结构具有结构简单，易于扩展且容易实现等优势，因此，其被广泛地应用到多处理器系统中。同时，由于其规整的结构，能够高效地对图像和数据等信息进行处理。传统的二维网格连接的多处理器阵列是基于同构多处理器阵列，即在阵列中的所有处理器单元(ProcessingElements,PEs)的处理能力和功耗等都是一致的。随着高性能计算机不断的发展，多处理器阵列逐渐从同构向异构发展。例如采用通用多核微处理器与定制加速协处理器相结合的或基于CPU/GPU异构协同的计算平台。异构的多处理器阵列拥有更强劲的计算能力和通用编程性、高性价比和低能耗等优势。传统的二维多处理器阵列的体系结构中，所有PEs都是通过开关来互相链接的。图1展示的是一个传统的二维的4×4的多处理阵列的体系结构，图中的每个正方形表示一个PE，每个小圆圈表示一个开关。
技术实现思路
本专利技术的目的在于克服现有技术的缺点与不足，提供一种异构的多处理器阵列的体系结构。本专利技术为一个异构多处理器阵列的体系结构。图2展示了一个4×4的异构多处理器阵列的体系结构。图中的方块表示计算能力强但功耗大的处理器单元，而六边形代表计算能力较弱但功耗小的处理器单元。图中的小圆圈表示开关，与传统的二维多处理器阵列体系结构一样，处理器单元是通过这些开关相互链接的。为方便表示，我们将计算能力强、功耗大的处理器单元记为C,而用P表示计算能力弱、功耗小的处理器单元。1、处理器单元的功耗必然带来处理器单元发热问题，C的功耗大，则其在工作时将会导致处理器单元发热严重。但P的功耗小，其工作时处理器单元的温度则会较低。本专利技术提出的体系结构中，C与P是交替放置的。这样有助于整个系统在工作时，阵列中的处理器单元能够得到充分地散热，也不会导致阵列某个区域集中发热。2、在整个系统工作时，用户可根据需求选择合适的处理器单元。由于系统中C与P是交替放置的，在系统工作时可根据任务需求自由地选择C或者P。该体系结构使得用户有较充分的选择权。附图说明图1是传统二维多处理阵列体系结构示例图；图2是本专利技术提出的二维异构多处理器阵列体系结构示例图。具体实施方式下面结合实施例及附图对本专利技术作进一步详细的描述，但本专利技术的实施方式不限于此。如图2所示，从第一行开始，首先在第一个位置放置计算能力强、功耗大的处理器单元C，而下一个位置则放置计算能力弱、功耗小的处理器单元P，如此交替直至第一行的位置都放完。紧接着放置第二行，由于第一行第一个位置放置了C，所以在第二行放置的为P。然后交替的放置C和P。以此类推，直至整个阵列放置完毕。简单来说，就是交替放置C与P，使得与C相邻的上下左右四个方向的处理器单元均为P，同理，与P相邻的上下左右四个方向的处理器单元均为C。以上对本专利技术的具体实施例进行了描述。需要理解的是，本专利技术并不局限于上述特定实施方式，本领域技术人员可以在权利要求的范围内做出各种变形或修改，这并不影响本专利技术的实质内容。本文档来自技高网...

【技术保护点】
一种面向用户的异构多处理器阵列体系结构，其特征在于：将计算能力较强但功耗较大的处理器单元与计算能力较弱但功耗较小的处理器单元交替放置，使其计算能力较强但功耗较大的处理器单元上下左右四个方向相邻的处理器单元均为计算能力较弱但功耗较小的处理器单元。

【技术特征摘要】
1.一种面向用户的异构多处理器阵列体系结构，其特征在于：将计算能力较强但功耗较大的处理器单元与计算能力较弱但功耗较小的处理器单元交替放置，使其计算能力较强但功耗较大的处理器单元上下左右四个方向相邻的处理器单元均为计算能力较弱但功耗较小的处理器单元。2.根据权利要求1所...

【专利技术属性】
技术研发人员：吴亚兰，武继刚，刘竹松，
申请(专利权)人：广东工业大学，
类型：发明
国别省市：广东,44