一种内介电层的制备方法技术

本发明专利技术的内介电层制备方法，包括：在半导体器件衬底上沉积一层原始内介电层；对原始内介电层的顶部进行研磨，直至达到目标厚度；量测研磨后的原始内介电层的厚度，如果研磨后的原始内介电层的厚度小于目标厚度，则计算目标厚度与研磨后的内介电层的厚度的差值；计算差值与后续要沉积的覆盖氧化层的厚度的总和值，其中，原始内介电层的成分与覆盖氧化层的成分相同；在研磨后的原始内介电层表面沉积氧化硅层，氧化硅层的厚度为上述总和值。采用本发明专利技术的方法，一次性沉积氧化硅层的厚度既可以补偿研磨后的原始介电层的厚度的差值，又可以完成覆盖氧化层的沉积，使半导体器件衬底减少了一次经历等离子体损伤的机会，减小了器件特性偏移的问题。

Method for preparing internal dielectric layer

The invention of the inner dielectric layer, preparation method, including: depositing a layer of the original in a dielectric layer on a semiconductor device substrate; on top of the original inner dielectric layer for grinding, until it reaches the target thickness; measurement after grinding in the original thickness of the dielectric layer, if the original dielectric after grinding the thickness of the layer is less than the target thickness difference is calculated within the dielectric layer thickness and the thickness of the ground; and calculates the difference of follow-up to the sum of the thickness of the deposited oxide layer covering the value of the original in the dielectric layer and the oxide layer covering the same component composition; dielectric layer is deposited on the surface of silicon oxide in the original layer after grinding, the silicon oxide layer thickness is the sum of value. The method of the invention, a one-time depositing a silicon oxide layer thickness can be difference compensation after grinding of the original thickness of the dielectric layer, and can complete the deposition of oxide layer covering the substrate of a semiconductor device, a reduced chance of injury through plasma, decrease the device characteristics of offset problems.

【技术实现步骤摘要】
一种内介电层的制备方法
本专利技术涉及半导体
，特别涉及一种内介电层的制备方法。
技术介绍
在半导体制造工艺中，内介电层具有隔绝其前段工艺和后段工艺所形成的器件和结构的作用，其不仅可以保护前段工艺所形成的器件和结构，还可以减小后段金属互连和前段工艺形成的结构之间的寄生效应；将内介电层沉积在半导体器件衬底上并经研磨制程，可以为后段工艺提供平整且稳定的表面。通常，请参阅图1，图1为现有的内介电层的制备工艺的流程图，其包括：步骤L01：在半导体器件衬底上沉积一层原始内介电层；这里，半导体器件衬底可以包括内介电层的前段工艺所形成的任何结构，比如，高纵深比制程技术形成的浅沟槽隔离结构等；在内介电层下部可以包括有正硅酸乙脂(TEOS)等。内介电层的沉积可以采用等离子体化学气相沉积法。步骤L02：对原始内介电层的顶部进行研磨，直至达到目标厚度。这里，可以采用化学机械抛光法来研磨原始内介电层的顶部；内介电层的成分为二氧化硅。在实际制造过程中，为了监控工艺制程的稳定性，以获得较高的成品率，必须对研磨后的内介电层的膜厚进行严格的控制。步骤L03：量测研磨后的内介电层的厚度，如果研磨后的内介电层的厚度小于目标厚度，通过再沉积一层内介电层来进行差值补偿，从而得到达到目标厚度的新内介电层；请参阅图2a和2b，图2a为现有的内介电层制备工艺中的没有进行返工工艺的结构示意图，图2b为现有的内介电层制备工艺中进行返工工艺后的结构示意图；其中，1表示沉积的原始内介电层，2表示沉积的覆盖氧化层，1’表示研磨后的原始内介电层，1’’表示再沉积的内介电层。在实际的掩膜过程中，有时会出现研磨过量的问题，即研磨后，原始内介电层的厚度小于所需的厚度。在这种情况下，需要进行返工，以对原始内介电层的厚度进行差值补偿。这里，计算出内介电层所需的厚度与研磨后的厚度的差值，即为再沉积的内介电层的厚度。步骤L04：在新内介电层上沉积覆盖氧化层。上述方法中，等离子体化学气相沉积过程中，等离子体会或多或少对半导体器件层衬底造成损伤，由于对内介电层的厚度进行差值补偿，则导致半导体器件衬底多经历一次等离子体造成的损伤，特别是P型半导体器件，对此等离子体损伤特别敏感，这种等离子体损伤会导致器件特性发生严重的偏移。请参阅图3a和图3b，图3a为现有的内介电层制备工艺所形成的器件的线性电压特性图，图3b为现有的内介电层制备工艺所形成的器件的饱和电压特性图。图3a中，黑色线框框住的表示经现有的返工工艺所形成的器件的线性电压特性图，图3b中，黑色线框框住的表示经现有的返工工艺所形成的器件的饱和电压特性图。从图中可以看到，经现有的返工工艺，所形成的器件的线性或饱和电压特性明显偏离正常的位置，这说明：经现有的返工工艺，对器件的电压等特性造成严重的损伤，这和前述的分析结果是相吻合的。
技术实现思路
为了克服以上问题，本专利技术旨在改进现有的内介电层的制造方法，以减小对半导体器件衬底的等离子体损伤，提高器件的特性。为了实现上述目的，本专利技术的技术方案如下：本专利技术提供了一种内介电层制备方法，其包括：在半导体器件衬底上沉积一层原始内介电层；对所述原始内介电层的顶部进行研磨，直至达到目标厚度；量测研磨后的所述原始内介电层的厚度，如果研磨后的原始内介电层的厚度小于所述目标厚度，则计算所述目标厚度与研磨后的所述内介电层的厚度的差值；计算所述差值与后续要沉积的覆盖氧化层的厚度的总和值；所述原始内介电层的成分与所述覆盖氧化层的成分相同；在研磨后的所述原始内介电层表面沉积氧化硅层，所述氧化硅层的厚度为所述总和值。优选地，采用化学机械抛光法来研磨所述原始内介电层的顶部。优选地，采用等离子体化学气相沉积法沉积所述原始内介电层和所述氧化硅层。进一步地，沉积所述氧化硅层采用低温条件，反应温度为350～450℃，沉积速率为6500-7500埃/分钟。进一步地，沉积所述原始内介电层采用低温条件，反应温度为350～450℃，沉积速率为6500-7500埃/分钟。优选地，采用光学测量法来量测研磨后的所述原始内介电层的厚度。优选地，在所述原始内介电层的底部为正硅酸乙脂薄膜。优选地，所述的半导体器件衬底为P型半导体器件衬底。本专利技术的内介电层的制备方法，通过改进现有的内介电层差值补偿返工工艺，在研磨原始内介电层之后，量测目标厚度与研磨后的原始内介电层的厚度的差值，然后，计算该差值与后续要沉积的覆盖氧化层的厚度的总和值，最后，一次性沉积氧化硅层，该氧化硅层的厚度为上述总和值。可见，采用本专利技术的方法，相比较于现有的方法，将现有的再沉积一层内介电层和沉积覆盖氧化层的两个工艺步骤，改为一个工艺步骤，即一次性沉积氧化硅层，这是由于内介电层的成分和氧化硅层的成分相同，完全可以一次沉积完成，而对器件不会造成不良影响；这样，氧化硅层的厚度既可以补偿研磨后的原始介电层的厚度的不足，又可以完成覆盖氧化层的沉积，从而使半导体器件衬底减少了一次经历等离子体损伤的机会，进一步减小了器件特性偏移的问题，尤其是P型器件，因为P型器件对等离子体损伤更为敏感。附图说明图1为现有的内介电层的制备工艺的流程示意图图2a为现有的内介电层制备工艺中的没有进行返工工艺的结构示意图图2b为现有的内介电层制备工艺中进行返工工艺后的结构示意图图3a为现有的内介电层制备工艺所形成的器件的线性电压特性图图3b为现有的内介电层制备工艺所形成的器件的饱和电压特性图图4为本专利技术的内介电层制备工艺的流程示意图图5a为采用本专利技术的内介电层制备方法所形成的器件、与经三次恶化实验得到的器件的线性电压特性对比示意图图5b为采用本专利技术的内介电层制备方法所形成的器件、与经三次恶化实验得到的器件的饱和电压特性对比示意图具体实施方式为使本专利技术的内容更加清楚易懂，以下结合说明书附图，对本专利技术的内容作进一步说明。当然本专利技术并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本专利技术的保护范围内。以下将结合具体实施例和附图4-5对本专利技术的内介电层制备方法作进一步详细说明。其中，图5a为采用本专利技术的内介电层制备方法所形成的器件、与经三次恶化实验得到的器件的线性电压特性对比示意图；图5b为采用本专利技术的内介电层制备方法所形成的器件、与经三次恶化实验得到的器件的饱和电压特性对比示意图。如前所述，采用现有的内介电层制备方法，由于对内介电层的厚度进行差值补偿，则导致半导体器件衬底多经历一次等离子体造成的损伤，特别是P型半导体器件，对此等离子体损伤特别敏感，这种等离子体损伤会导致器件特性发生严重的偏移，比如线性电压、饱和电压特性等。因此，本专利技术为了减少半导体器件衬底经历等离子体损伤的次数，将现有的差值补偿方法作了改进：将再沉积内介电层和沉积覆盖氧化层两个工艺步骤合并为一个工艺步骤，也即是一次向沉积氧化硅层，氧化硅层的厚度为上述二者的厚度的总和值。之所以可以一次性沉积氧化硅层来代替上述两个步骤，是因为内介电层的成分与覆盖氧化层的成分相同，完全可以采用同一工艺步骤来完成，而且不会影响器件的性能。请参阅图4，本专利技术的内介电层制备方法，包括以下步骤：步骤S01：在半导体器件衬底上沉积一层原始内介电层；具体的，本专利技术的半导体器件衬底可以为任意半导体器件衬底，由于前述，P型器件对等离子体损伤特别敏感，本专利技术对P本文档来自技高网...

【技术保护点】
一种内介电层制备方法，其特征在于，包括：在半导体器件衬底上沉积一层原始内介电层；对所述原始内介电层的顶部进行研磨，直至达到目标厚度；量测研磨后的所述原始内介电层的厚度，如果研磨后的原始内介电层的厚度小于所述目标厚度，则计算所述目标厚度与研磨后的所述内介电层的厚度的差值；计算所述差值与后续要沉积的覆盖氧化层的厚度的总和值；所述原始内介电层的成分与所述覆盖氧化层的成分相同，均为氧化硅层；在研磨后的所述原始内介电层表面沉积氧化硅层，所述氧化硅层的厚度为所述总和值；沉积所述氧化硅层采用低温条件，沉积速率为6500‑7500埃/分钟。

【技术特征摘要】
1.一种内介电层制备方法，其特征在于，包括：在半导体器件衬底上沉积一层原始内介电层；对所述原始内介电层的顶部进行研磨，直至达到目标厚度；量测研磨后的所述原始内介电层的厚度，如果研磨后的原始内介电层的厚度小于所述目标厚度，则计算所述目标厚度与研磨后的所述内介电层的厚度的差值；计算所述差值与后续要沉积的覆盖氧化层的厚度的总和值；所述原始内介电层的成分与所述覆盖氧化层的成分相同，均为氧化硅层；在研磨后的所述原始内介电层表面沉积氧化硅层，所述氧化硅层的厚度为所述总和值；沉积所述氧化硅层采用低温条件，沉积速率为6500-7500埃/分钟。2.根据权利要求1所述的内介电层制备方法，其特征在于，采用化学机械抛光法来研磨所述原始内介电层的顶部。3.根据权利要求1所述...

【专利技术属性】
技术研发人员：张雪琴，罗飞，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：上海,31