定序算术运算操作的方法和装置制造方法及图纸

本申请公开定序算术运算操作的方法和装置。一种集成电路，可以包括专用处理模块，该专用处理模块可配置为操作为可以在第一模式中执行乘法以及乘法‑累加操作以及其他功能等的算术运算器。在第二模式中，定序器电路可以向专用处理模块提供数据信号和控制信号，使得专用处理模块操作为以给定顺序处理信号的信号处理器件。例如，定序器电路可以控制在专用处理模块的信号到达，以及专用处理模块中的可配置电路的配置。在某些实施方式中，定序器电路和专用处理模块可以实现有限脉冲响应(FIR)滤波器。

Method and apparatus for ordering arithmetic operations

Method and apparatus for publicly ordering arithmetic operations in this application. An integrated circuit may include a special processing module, the special processing module can be configured to operate as the arithmetic unit can perform multiplication and multiplication accumulation operation and other functions in the first mode. In the second mode, the sequencer circuit can provide data signals and control signals to the dedicated processing module, so that the dedicated processing module is operated as a signal processor for processing the signal in a given order. For example, a sequencer circuit can control the arrival of signals in a dedicated processing module, and the configuration of a configurable circuit in a dedicated processing module. In some embodiments, the sequencer circuit and the dedicated processing module can implement a finite impulse response (FIR) filter.

【技术实现步骤摘要】
定序算术运算操作的方法和装置本申请请求2015年10月5日提交的美国专利申请No.14/875,323的优先权，特此通过引用的方式将其整体纳入本申请。
这里呈现的实施方式涉及集成电路，并且，更具体地，涉及集成电路中的定序算术运算操作。
技术介绍
将可编程逻辑器件(PLD)作为集成电路的一个示例，由于使用PLD的应用增加了复杂性，因此将PLD设计为除包括通用可编程逻辑的模块以外，还包括可配置的专用模块，已经变得非常普遍。这样的专用模块可以包括已经被部分或全部硬线连接的电路，以执行一个或更多个专门任务，例如逻辑的或算术运算的操作。专用模块还可以包括一个或更多个专用结构。通常以这类专用模块实现的这些结构的示例包括乘法器，算术逻辑单元(ALU)，诸如随机存取存储器(RAM)模块、只读存储器(ROM)模块、内容可寻址存储器(CAM)模块的存储器单元，以及注册表文件，AND(与)/NAND(与非)/OR(或)/NOR(或非)阵列等，或者它们的组合。已经在可编程逻辑器件(PLD)上提供的可配置专用处理模块的一个具体应用类型是经常应用在信号处理应用中的专用处理模块(SPB)，所述信号处理应用包括数据信号、音频信号或视频信号的处理(作为示例)。在可配置专用处理模块包括执行乘法运算、求和运算，和/或乘法运算的累加的结构时，它们有时可以称为乘法-累加(MAC)模块。
技术实现思路
根据本专利技术的某些方面，一种算术运算电路可以具有输出端、第一、第二和第三输入端，以及包括乘法器和配置电路。第一输入端可以耦合到以预定顺序提供多个信号的定序器电路，并且第一输入端可以从定序器电路接收多个信号中的第一信号。第二和第三输入端可以接收第二和第三信号。乘法器可以具有第一和第二乘法器输入端口和耦合到所述输出端的乘法器输出端口。配置电路可以配置算术运算电路以通过在第一模式中将第一和第二信号路由到第一和第二乘法器输入端口以实现第一算术运算功能，并且配置电路可以配置算术运算电路以通过在第二模式中将第二和第三信号路由到第一和第二乘法器输入端口以实现第二算术运算功能。应当意识到的是，本专利技术可以以多种方式执行，例如过程、装置、系统、设备或计算机可读介质上的方法。下面描述本专利技术的几个有创新的实施方式。在某些实施方式中，上述算术运算电路可以进一步包括加法器。加法器可以具有第一和第二加法器输入端口和加法器输出端口。第一加法器输入端口可以耦合到乘法器输出端口并且加法器输出端口可以耦合到所述输出端以及第二加法器输入端口。如果需要，上述算术运算电路可以进一步包括寄存器。寄存器可以耦合在加法器输出端口和第二加法器输入端口之间，使得寄存器和加法器共同执行累加功能。从附图和下面的优选实施方式的详细描述中，本专利技术进一步的特征、原理和各种优点将变得明显。附图说明图1是根据一个实施方式的示意性的具有专用处理模块的集成电路的图。图2是根据一个实施方式的示意性的具有存储、处理，以及输入-输出电路的集成电路的图。图3是根据一个实施方式的示意性的包括耦合到定序器模块的乘法-累加模块的专用处理模块的图。图4是根据一个实施方式的示意性的耦合到定序器电路的另一个实施方式的专用处理模块的图。图5是根据一个实施方式的示意性的模数计数器电路的图。图6是根据一个实施方式的示意性的计数器电路的图。图7是根据一个实施方式的示意性的有限脉冲响应(FIR)滤波器的图。图8是示出根据一个实施方式的示意性的操作包括乘法-累加电路和定序器电路的集成电路的步骤的流程图。具体实施方式这里呈现的实施方式涉及集成电路，并且，更具体地，涉及集成电路中的定序算术运算操作。可配置专用处理模块经常用于在诸如滤波器、采样器、模数转换器、数模转换器、信号压缩引擎、数字信号处理器(DSP)等的信号处理器件中执行算术运算操作。在该情况下，可配置专用处理模块经常配置为支持纯算术运算应用模式，其中输入信号由诸如乘法器和加法器或累加器的算术运算器来处理以执行诸如乘法-累加功能的算术运算功能。很多上述信号处理器件以给定的顺序处理信号。例如，有限脉冲响应(FIR)滤波器，它是数字信号处理中所采用的最通用类型的滤波器中的一种，将当前输出信号计算为当前输入信号和预定数量的过去的输入信号的加权和。因此，将可配置专用处理模块与定序器电路配对可能是可取的，所述定序器电路控制可配置专用处理模块的信号到达以及可配置专用处理模块的配置。本领域技术人员将会认识到的是，本示意性实施方式可以在没有这些具体细节中的一部分或全部的情况下实施。在另一个示例中，为了不对本实施方式产生不必要的误解，没有详细描述公知的操作。图1中示出了一种集成电路的示意性实施方式，例如具有示意性互连电路的可编程逻辑器件(PLD)100。如图1所示，可编程逻辑器件(PLD)可以包括具有逻辑阵列模块(LAB)110的功能模块二维阵列，和诸如随机存取存储器(RAM)模块130的其他功能模块，以及诸如专用处理模块(SPB)120的可配置专用处理模块，专用处理模块(SPB)120可以包括例如算术运算器和定序器电路。例如LAB110的功能模块可以包括接收输入信号并对输入信号执行定制功能以生成输出信号的较小的可编程区(例如，逻辑单元、可配置逻辑模块，或自适应逻辑模块)。可编程逻辑器件100可以包括可编程存储器单元。存储器单元可以使用输入/输出单元(IOE)102加载配置数据(也称为编程数据)。一旦加载，每个存储器单元提供相应的静态控制信号，该静态控制信号控制相关功能模块(例如，LAB110、SPB120、RAM130，或输入/输出单元102)的操作。在通常情形下，已加载的存储器单元的输出被施加到功能模块内的金属氧化物半导体晶体管的栅极以使特定晶体管导通或截止，从而配置功能模块内的逻辑，包括路由路径。可以以这种方式控制的可编程逻辑电路单元包括乘法器(例如，用于形成在互连电路中的路由路径的乘法器)，查找表，逻辑阵列，AND、OR、NAND和NOR逻辑门，传输门(passgate)等的一部分。存储器单元可以使用任何适合的易失性和/或非易失性存储器结构，例如，随机存取存储器(RAM)单元，熔丝，抗熔丝，可编程只读存储器单元，掩膜可编程和激光可编程结构，机械式存储器装置(例如，包括局部机械谐振器)，机械式操作的RAM(MORAM)，这些结构的组合等。因为存储器单元在编程过程中被加载配置数据，因此，存储器单元有时被称为配置存储器、配置RAM(CRAM)、配置存储器单元或可编程存储器单元。另外，可编程逻辑器件可以具有输入/输出单元(IOE)102，用于驱动信号离开PLD以及用于接收来自其他器件的信号。输入/输出单元102可以包括并行输入/输出电路、串行数据收发器电路、差分接收器及发送器电路，或者用于将一个集成电路连接到另一个集成电路的其他电路。如图所示，输入/输出单元102可以位于芯片的外围周围。如果需要，可编程逻辑器件可以以不同的方式布置输入/输出单元102。例如，输入/输出单元102可以形成可以位于可编程逻辑器件上的任何位置(例如，跨PLD的宽度均匀分布)的输入/输出单元的一个或更多个列。如果需要，输入/输出单元102可以形成输入/输出单元(例如，跨PLD的高度分布)的一个或更多个行。可替代地，输入/输出单元1本文档来自技高网...

【技术保护点】
一种算术运算电路，包括：输出端；第一输入端，其耦合到以预定顺序提供多个信号的定序器电路，其中，所述第一输入端从所述定序器电路接收所述多个信号中的第一信号；第二输入端和第三输入端，其接收第二信号和第三信号；乘法器，其具有第一乘法器输入端口和第二乘法器输入端口和乘法器输出端口，其中，所述乘法器输出端口耦合到所述输出端；以及配置电路，其配置所述算术运算电路以在第一模式中通过将所述第一信号和第二信号路由到所述第一乘法器输入端口和第二乘法器输入端口实现第一算术运算功能，以及配置所述算术运算电路以在第二模式中通过将所述第二信号和第三信号路由到所述第一乘法器输入端口和第二乘法器输入端口实现第二算术运算功能。

【技术特征摘要】
2015.10.05 US 14/875,3231.一种算术运算电路，包括：输出端；第一输入端，其耦合到以预定顺序提供多个信号的定序器电路，其中，所述第一输入端从所述定序器电路接收所述多个信号中的第一信号；第二输入端和第三输入端，其接收第二信号和第三信号；乘法器，其具有第一乘法器输入端口和第二乘法器输入端口和乘法器输出端口，其中，所述乘法器输出端口耦合到所述输出端；以及配置电路，其配置所述算术运算电路以在第一模式中通过将所述第一信号和第二信号路由到所述第一乘法器输入端口和第二乘法器输入端口实现第一算术运算功能，以及配置所述算术运算电路以在第二模式中通过将所述第二信号和第三信号路由到所述第一乘法器输入端口和第二乘法器输入端口实现第二算术运算功能。2.如权利要求1所述的算术运算电路，还包括：加法器，其具有第一加法器输入端口和第二加法器输入端口和加法器输出端口，其中，所述第一加法器输入端口耦合到所述乘法器输出端口，并且所述加法器输出端口耦合到所述输出端并耦合到所述第二加法器输入端口。3.如权利要求2所述的算术运算电路，还包括：寄存器，其耦合在所述加法器输出端口和所述第二加法器输入端口之间，其中，所述寄存器和所述加法器共同实现累加功能。4.如权利要求3所述的算术运算电路，还包括：第四输入端，其耦合到所述定序器电路，其中，所述第四输入端从所述定序器电路接收控制信号；以及多路复用器，其耦合在所述寄存器和所述第二加法器输入端口之间，其中，所述多路复用器根据所述控制信号将所述寄存器从所述第二加法器输入端口去耦合。5.如权利要求1所述的算术运算电路，还包括：第四输入端和第五输入端，其耦合到所述定序器电路，其中，所述第四输入端和第五输入端从所述定序器电路接收所述多个信号中的第四信号和第五信号；以及预加法器，其具有第一预加法器输入端口和第二预加法器输入端口，所述第一预加法器输入端口和第二预加法器输入端口分别从所述第四输入端和第五输入端接收第四信号和第五信号，并且其中所述预加法器计算所述第四信号和第五信号的和。6.如权利要求5所述的算术运算电路，还包括：第六输入端，其耦合到所述定序器电路，其中所述第六输入端从所述定序器电路接收控制信号；以及多路复用器，其接收来自所述第四输入端的所述第四信号、来自所述预加法器的所述和，以及来自所述第六输入端的所述控制信号，以及在第二模式中根据所述控制信号在所述第四信号与所述和之间进行选择。7.如权利要求1所述的算术运算电路，其中，所述定序器电路包括：存储器电路，其以预定顺序输出所述多个信号。8.如权利要求7所述的算术运算电路，其中，所述定序器电路还包括：计数器电路，其耦合到所述存储器电路并且以预定数递增以生成所述存储器电路的写入地址；以及附加计数器电路，其耦合到所述计数器电路并且生成所述预定数。9.一种定序器电路，包括：线路，其传输提供多个触发事件的时钟信号；计数器，其在所述多个触发事件中的第一触发事件以大于1的预定数递增以生成计数器输出；存储器电路，其接收写入数据信号、读取地址信号，和所述计数器输出，其中，在所述多个触发事件的第二触发事件存储器电路在基于所述计数器输出的第一地址存储所述写入数据信号，并且输出来自基于所述读取地址信号的第二地址的读取数据信号；以及输出端，其耦合到算术运算电路，其中，所述输出端接收来...

【专利技术属性】
技术研发人员：V·马娜哈拉拉扎，
申请(专利权)人：阿尔特拉公司，
类型：发明
国别省市：美国,US