一种基于FPGA的潜在目标排序方法技术

本发明专利技术公开了一种基于FPGA的潜在目标排序方法，其具体步骤为：搭建包括输入控制模块、并行比较模块、脉动排序模块和输出控制模块的基于FPGA的潜在目标排序系统；输入控制模块实现对待排序数据集个数N的配置和待排序数据缓存；并行比较模块并行比较待排序数据与已排序数据，并且设置标志位；脉动排序模块利用并行比较标志位进行数据排序；输出控制模块提供排序后数据集读取接口，以供外部读取。本发明专利技术实现了对弹上图像处理中潜在目标的排序，利用并行比较结构，获得了比DSP等处理器更高的实时性。

A method for ranking potential targets based on FPGA

The invention discloses a potential target ranking method based on FPGA, the specific steps are: including building input control module, parallel comparison module, pulse sorting module and output control module of the potential target sorting system based on FPGA; input control module configuration and data cache to order to sort data set number N parallel; parallel comparison module ranking compared to the data and sorted data, and set the flag; pulse sorting module using a parallel comparison flag to sort the data; the output control module provides the sorted data set reading interface for external read. The invention realizes the sorting of potential targets in the image processing on the missile, and uses parallel comparison structure to obtain higher real-time performance than the DSP and other processors.

【技术实现步骤摘要】
一种基于FPGA的潜在目标排序方法
本专利技术涉及一种目标排序方法，特别是一种基于FPGA的潜在目标排序方法。
技术介绍
图像处理中目标识别需要根据某特征量对潜在目标进行排序。当使用DSP作为处理器进行排序时，通常采用冒泡排序法，即重复遍历要排序的数列，一次比较两个元素，如果顺序错误，则交换元素位置，直到没有再需要交换位置的元素。此方法耗时较长，用时不确定，当待排序目标较多时，往往不能满足实时性要求。
技术实现思路
本专利技术目的在于提供一种基于FPGA的潜在目标排序方法，解决以往目标排序方法采用DSP作为处理器实时性较差的问题。一种基于FPGA的潜在目标排序方法，其具体步骤为：第一步搭建基于FPGA的潜在目标排序系统基于FPGA的潜在目标排序系统，包括：输入控制模块、并行比较模块、脉动排序模块和输出控制模块。输入控制模块实现对待排序数据集最大个数N的配置；并行比较模块用于并行比较待排序数据与已排序数据，并且设置标志位；脉动排序模块利用并行比较标志位进行数据排序；输出控制模块将排序完毕的数据依次存放到双口RAM中以供外部读取。设待排序数据集为{D_i}，D_i均大于0，i=1，2，……，本文档来自技高网...

【技术保护点】
一种基于FPGA的潜在目标排序方法，其特征在于具体步骤为：第一步 搭建基于FPGA的潜在目标排序系统基于FPGA的潜在目标排序系统，包括：输入控制模块、并行比较模块、脉动排序模块和输出控制模块；输入控制模块实现对待排序数据集最大个数N的配置；并行比较模块用于并行比较待排序数据与已排序数据，并且设置标志位；脉动排序模块利用并行比较标志位进行数据排序；输出控制模块将排序完毕的数据依次存放到双口RAM中以供外部读取；设待排序数据集为{D_i}，D_i均大于0，i=1，2，……，N，D_i的排序原则为从大到小；第二步 输入控制模块实现对待排序数据集个数N的配置和待排序数据缓存用户按照配置时序要求对待排...

【技术特征摘要】
1.一种基于FPGA的潜在目标排序方法，其特征在于具体步骤为：第一步搭建基于FPGA的潜在目标排序系统基于FPGA的潜在目标排序系统，包括：输入控制模块、并行比较模块、脉动排序模块和输出控制模块；输入控制模块实现对待排序数据集最大个数N的配置；并行比较模块用于并行比较待排序数据与已排序数据，并且设置标志位；脉动排序模块利用并行比较标志位进行数据排序；输出控制模块将排序完毕的数据依次存放到双口RAM中以供外部读取；设待排序数据集为{D_i}，D_i均大于0，i=1，2，……，N，D_i的排序原则为从大到小；第二步输入控制模块实现对待排序数据集个数N的配置和待排序数据缓存用户按照配置时序要求对待排序数据集个数N进行配置，输入控制模块实现对配置参数的锁存；通过FIFO对输入数据进行缓存，当检测到FIFO中可读数据个数达到N时，从FIFO...

【专利技术属性】
技术研发人员：郭睿，刘进，
申请(专利权)人：北京电子工程总体研究所，
类型：发明
国别省市：北京,11