The invention relates to a method for realizing high speed decoding Turbo codes in parallel with the window based on the structure, through the realization of Turbo decoder, including the first and second input buffer module, first and second information storage module, interleaving / deinterleaving module, N SISO decoding unit, hard decision module and output buffer module, first, second data frame storage module to ping-pong operation mode continuous receiving external input, N SISO decoding unit to complete the first iteration of the first component and second component decoder decoding, by analogy, the M iteration of the first component and second component decoder decoding, iteration termination, the log likelihood of the second component decoding iterations of the M more than LLR in the hard decision information module, deinterleaving, and deinterleaving results of hard decision, finally will result in a hard decision The output buffer module, which combines the advantages of parallel decoding and sliding window decoding, greatly improves the decoding speed and performs better decoding performance.
【技术实现步骤摘要】
一种基于并行与加窗结构的Turbo码高速译码实现方法
本专利技术涉及一种基于并行与加窗结构的Turbo码高速译码实现方法,属于卫星移动通信系统
技术介绍
在卫星移动通信系统中,接收机收到的信号常受到衰落信道和干扰噪声等影响。对此,卫星移动通信系统常采用具有高信道编码增益的差错控制码Turbo或LDPC(低密度奇偶校验码)码来提高信息传输的可靠性,将误码率降低并逼近香农极限。Turbo码的优势在于,其短码码字在低信噪比条件下具有更好的误码性能,更适于突发传输或实时通信应用中。目前,Turbo码已被作为DVB-RCS(数字视频广播-卫星回传信道)、CCSDS(空间数据系统资讯委员会)等卫星移动通信系统和深空通信系统的推荐信道编码方案之一。同时,Turbo码也在地面移动通信系统如3GPP(第3代合作伙伴计划)标准组织的LTE(长期演进)系统和WiMax等系统中得到广泛应用。比较这几种系统采用的Turbo码,可以发现3GPPTS212标准所定义的码字采用了最大无竞争交织器,可以提供更加灵活的并行阶数选择,更适用于宽带通信系统中高速编译码应用。所以,这里以母码编码效率为1/3的Turbo码为例,生成多项式表示为g0(D)=1+D2+D3,g1(D)=1+D+D3.也可表示为八进制(15,13),该编码器的约束长度为v=4,其结构包含2个8状态子编码器、1个Turbo码内交织器。输入长度为K的信息ck,编码输出长度为N=3K的码字,包含信息位uk和校验位两部分。该码字在信息比特编码之后,添加尾比特使编码器回到初始状态0,经过不同删余方案可得到更多更高编码效率 ...
【技术保护点】
一种基于并行与加窗结构的Turbo码高速译码实现方法,其特征在于:通过Turbo码高速译码器实现,所述Turbo码高速译码器包括第一输入缓存模块、第二输入缓存模块、第一外信息存储模块RAM3、第二外信息存储模块RAM4、交织/解交织模块、SISO译码模块、硬判决模块和输出缓存模块RAM5,其中第一输入缓存模块包括信息位存储单元RAM1和校验位存储单元RAM2,第二输入缓存模块包括信息位存储单元RAM1’和校验位存储单元RAM2’,SISO译码模块包括N个SISO译码单元,具体实现过程如下:步骤(一)、第一输入缓存模块和第二输入缓存模块以乒乓操作方式连续接收外部输入的数据帧,所述数据帧为待译码数据y
【技术特征摘要】
1.一种基于并行与加窗结构的Turbo码高速译码实现方法,其特征在于:通过Turbo码高速译码器实现,所述Turbo码高速译码器包括第一输入缓存模块、第二输入缓存模块、第一外信息存储模块RAM3、第二外信息存储模块RAM4、交织/解交织模块、SISO译码模块、硬判决模块和输出缓存模块RAM5,其中第一输入缓存模块包括信息位存储单元RAM1和校验位存储单元RAM2,第二输入缓存模块包括信息位存储单元RAM1’和校验位存储单元RAM2’,SISO译码模块包括N个SISO译码单元,具体实现过程如下:步骤(一)、第一输入缓存模块和第二输入缓存模块以乒乓操作方式连续接收外部输入的数据帧,所述数据帧为待译码数据yk,将待译码数据yk中的信息位ys分为等长的N段存入信息位存储单元RAM1或RAM1’,将第一校验位y1p、第二校验位y2p分别均分为等长的N段存入校验位存储单元RAM2或RAM2’;步骤(二)、交织/解交织模块产生顺序地址和交织地址,N个SISO译码单元根据所述顺序地址分别读取信息位存储单元RAM1或RAM1’中的分为N段的信息位ys和校验位存储单元RAM2或RAM2’中的分为N段的第一校验位y1p,进行第一次迭代的第一分量译码,得到对数似然比信息LLR和分为等长的N段的外信息L1e,将所述外信息L1e按照所述顺序地址存入第二外信息存储模块RAM4;N个SISO译码单元根据所述交织地址分别从第二外信息存储模块RAM4读取分为等长的N段的外信息L1e,同时根据所述交织地址读取信息位存储单元RAM1或RAM1’中的分为N段的信息位ys,根据所述顺序地址读取校验位存储单元RAM2或RAM2’中的分为N段的第二校验位y2p,进行第一次迭代的第二分量译码,得到对数似然比信息LLR和分为等长的N段的外信息L2e,将外信息L2e根据所述交织地址存入第一外信息存储模块RAM3;步骤(三)、N个SISO译码单元根据所述顺序地址分别读取信息位存储单元RAM1或RAM1’中的分为N段的信息位ys和校验位存储单元RAM2或RAM2’中的分为N段的第一校验位y1p,同时读取第一外信息存储模块RAM3中的外信息L2e,进行第二次迭代的第一分量译码,得到对数似然比信息LLR和分为等长的N段的外信息L'1e,将外信息L'1e按照所述顺序地址存入第二外信息存储模块RAM4;N个SISO译码单元根据所述交织地址从第二外信息存储模块RAM4读取分为等长的N段的外信息L'1e,根据所述交织地址读取信息位存储单元RAM1或RAM1’中的分为N段的信息位ys,根据所述顺序地址读取校验位存储单元RAM2或RAM2’中的分为N段的第二校验位y2p,进行第二次迭代的第二分量译码,得到对数似然比信息LLR和分为等长的N段的外信息L'2e,将外信息L'2e按照所述交织地址存入第一外信息存储模块RAM3;步骤(四)、依次类推,重复步骤(三),完成N个SISO译码单元的第M次迭代的第一分量译码与第二分量译码,迭代终...
【专利技术属性】
技术研发人员:马荣,闫朝星,周三文,卢满宏,孙婉莹,
申请(专利权)人:北京遥测技术研究所,航天长征火箭技术有限公司,
类型:发明
国别省市:北京,11
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