一种基于并行与加窗结构的Turbo码高速译码实现方法技术

技术编号:15399040 阅读:56 留言:0更新日期:2017-05-22 23:23
本发明专利技术涉及一种基于并行与加窗结构的Turbo码高速译码实现方法,通过Turbo码高速译码器实现,包括第一、第二输入缓存模块、第一、二外信息存储模块、交织/解交织模块、N个SISO译码单元、硬判决模块和输出缓存模块,第一、二输入缓存模块以乒乓操作方式连续接收外部输入的数据帧,N个SISO译码单元完成第一次迭代的第一分量译码和第二分量译码,依次类推,完成第M次迭代的第一分量译码与第二分量译码,迭代终止,对第M次迭代的第二分量译码得到的对数似然比信息LLR在硬判决模块中进行解交织处理,并将解交织处理结果进行硬判决,最后将硬判决结果存入输出缓存模块;该方法结合并行译码与滑动窗译码的优点,大幅提高了译码运行速度,具有较好的译码性能。

A high speed decoding method for Turbo codes based on parallel and windowed architecture

The invention relates to a method for realizing high speed decoding Turbo codes in parallel with the window based on the structure, through the realization of Turbo decoder, including the first and second input buffer module, first and second information storage module, interleaving / deinterleaving module, N SISO decoding unit, hard decision module and output buffer module, first, second data frame storage module to ping-pong operation mode continuous receiving external input, N SISO decoding unit to complete the first iteration of the first component and second component decoder decoding, by analogy, the M iteration of the first component and second component decoder decoding, iteration termination, the log likelihood of the second component decoding iterations of the M more than LLR in the hard decision information module, deinterleaving, and deinterleaving results of hard decision, finally will result in a hard decision The output buffer module, which combines the advantages of parallel decoding and sliding window decoding, greatly improves the decoding speed and performs better decoding performance.

【技术实现步骤摘要】
一种基于并行与加窗结构的Turbo码高速译码实现方法
本专利技术涉及一种基于并行与加窗结构的Turbo码高速译码实现方法,属于卫星移动通信系统

技术介绍
在卫星移动通信系统中,接收机收到的信号常受到衰落信道和干扰噪声等影响。对此,卫星移动通信系统常采用具有高信道编码增益的差错控制码Turbo或LDPC(低密度奇偶校验码)码来提高信息传输的可靠性,将误码率降低并逼近香农极限。Turbo码的优势在于,其短码码字在低信噪比条件下具有更好的误码性能,更适于突发传输或实时通信应用中。目前,Turbo码已被作为DVB-RCS(数字视频广播-卫星回传信道)、CCSDS(空间数据系统资讯委员会)等卫星移动通信系统和深空通信系统的推荐信道编码方案之一。同时,Turbo码也在地面移动通信系统如3GPP(第3代合作伙伴计划)标准组织的LTE(长期演进)系统和WiMax等系统中得到广泛应用。比较这几种系统采用的Turbo码,可以发现3GPPTS212标准所定义的码字采用了最大无竞争交织器,可以提供更加灵活的并行阶数选择,更适用于宽带通信系统中高速编译码应用。所以,这里以母码编码效率为1/3的Turbo码为例,生成多项式表示为g0(D)=1+D2+D3,g1(D)=1+D+D3.也可表示为八进制(15,13),该编码器的约束长度为v=4,其结构包含2个8状态子编码器、1个Turbo码内交织器。输入长度为K的信息ck,编码输出长度为N=3K的码字,包含信息位uk和校验位两部分。该码字在信息比特编码之后,添加尾比特使编码器回到初始状态0,经过不同删余方案可得到更多更高编码效率的Turbo码字。相对于编码器,译码器的实现结构要复杂得多,也是宽带卫星通信接收机的设计难点。采用迭代译码的思想是Turbo码的一个重要特点,为了实现迭代译码过程中在分量译码器之间交换软信息,Turbo码的分量译码必须采用SISO(软输入软输出)算法。其中,MAP(最大后验概率)类算法相比SOVA(软输出维特比)算法类性能要好,而且降低复杂度的MAP类算法较易于硬件实现,得到了广泛的应用。其中,Max-Log-MAP算法的实现复杂度最低。常用的MAP译码器结构如下图所示,其中,表示分量编码器在k时刻的输出的信息位uk,ys、y1p、y2p表示接收机解调之后、译码之前的信息位和2个分量译码器各自的校验位信息,并记Y={ys、y1p、y2p}。如图1所示为常用的MAP译码器结构图。在迭代过程中,分量译码器1的输出L1(uk|Y)可表示为系统信息、先验信息和外部信息:L1a(uk)、L1e(uk)对分量译码器2,外部信息L2e(uk)表示为输出L2(uk|Y)减去系统信息先验信息L2a(uk):式中,π表示交织处理:L2a(uk)=L1e(uπ(k))、L1a(uπ(k))=L2e(uk)记当前状态为s,前一状态为s',则Log-MAP译码算法的对数似然信息为其中,定义1)前向状态度量,2)后向状态度量,3)分支度量,γk(s',s)=p(uk)p(yk|s',s)定义操作若采用近似则得到Max-Log-MAP译码算法1)2)3)得到对数似然信息由于MAP类算法在译码过程中需要计算后向状态度量值,因此只有接收完整个序列后才能开始译码。这样,在数据序列比较长的情况下,MAP类算法的译码时延就比较大,必须通过修改算法来降低译码时延。
技术实现思路
本专利技术的目的在于克服现有技术的上述不足,提供一种基于并行与加窗结构的Turbo码高速译码实现方法,该方法结合并行译码与滑动窗译码的优点,大幅提高了译码运行速度,具有较好的译码性能,实测性能比理论性能相差小于0.15dB;同时采用实时计算的方式,节约了存储资源。本专利技术的上述目的主要是通过如下技术方案予以实现的:一种基于并行与加窗结构的Turbo码高速译码实现方法,通过Turbo码高速译码器实现,所述Turbo码高速译码器包括第一输入缓存模块、第二输入缓存模块、第一外信息存储模块RAM3、第二外信息存储模块RAM4、交织/解交织模块、SISO译码模块、硬判决模块和输出缓存模块RAM5,其中第一输入缓存模块包括信息位存储单元RAM1和校验位存储单元RAM2,第二输入缓存模块包括信息位存储单元RAM1’和校验位存储单元RAM2’,SISO译码模块包括N个SISO译码单元,具体实现过程如下:步骤(一)、第一输入缓存模块和第二输入缓存模块以乒乓操作方式连续接收外部输入的数据帧,所述数据帧为待译码数据yk,将待译码数据yk中的信息位ys分为等长的N段存入信息位存储单元RAM1或RAM1’,将第一校验位y1p、第二校验位y2p分别均分为等长的N段存入校验位存储单元RAM2或RAM2’;步骤(二)、交织/解交织模块产生顺序地址和交织地址,N个SISO译码单元根据所述顺序地址分别读取信息位存储单元RAM1或RAM1’中的分为N段的信息位ys和校验位存储单元RAM2或RAM2’中的分为N段的第一校验位y1p,进行第一次迭代的第一分量译码,得到对数似然比信息LLR和分为等长的N段的外信息L1e,将所述外信息L1e按照所述顺序地址存入第二外信息存储模块RAM4;N个SISO译码单元根据所述交织地址分别从第二外信息存储模块RAM4读取分为等长的N段的外信息L1e,同时根据所述交织地址读取信息位存储单元RAM1或RAM1’中的分为N段的信息位ys,根据所述顺序地址读取校验位存储单元RAM2或RAM2’中的分为N段的第二校验位y2p,进行第一次迭代的第二分量译码,得到对数似然比信息LLR和分为等长的N段的外信息L2e,将外信息L2e根据所述交织地址存入第一外信息存储模块RAM3;步骤(三)、N个SISO译码单元根据所述顺序地址分别读取信息位存储单元RAM1或RAM1’中的分为N段的信息位ys和校验位存储单元RAM2或RAM2’中的分为N段的第一校验位y1p,同时读取第一外信息存储模块RAM3中的外信息L2e,进行第二次迭代的第一分量译码,得到对数似然比信息LLR和分为等长的N段的外信息L'1e,将外信息L'1e按照所述顺序地址存入第二外信息存储模块RAM4;N个SISO译码单元根据所述交织地址从第二外信息存储模块RAM4读取分为等长的N段的外信息L'1e,根据所述交织地址读取信息位存储单元RAM1或RAM1’中的分为N段的信息位ys,根据所述顺序地址读取校验位存储单元RAM2或RAM2’中的分为N段的第二校验位y2p,进行第二次迭代的第二分量译码,得到对数似然比信息LLR和分为等长的N段的外信息L'2e,将外信息L'2e按照所述交织地址存入第一外信息存储模块RAM3;步骤(四)、依次类推,重复步骤(三),完成N个SISO译码单元的第M次迭代的第一分量译码与第二分量译码,迭代终止,所述M为设定的迭代次数;步骤(五)、对第M次迭代的第二分量译码得到的对数似然比信息LLR在硬判决模块中进行解交织处理,并将解交织处理结果进行硬判决,最后将硬判决结果存入输出缓存模块RAM5中;其中N、M均为正整数,且N≥4,M≥6。在上述基于并行与加窗结构的Turbo码高速译码实现方法中,步骤(一)中信息位ys分为等长的N段,第一校验位y1p、第二校验位y2p均分为等本文档来自技高网
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一种基于并行与加窗结构的Turbo码高速译码实现方法

【技术保护点】
一种基于并行与加窗结构的Turbo码高速译码实现方法,其特征在于:通过Turbo码高速译码器实现,所述Turbo码高速译码器包括第一输入缓存模块、第二输入缓存模块、第一外信息存储模块RAM3、第二外信息存储模块RAM4、交织/解交织模块、SISO译码模块、硬判决模块和输出缓存模块RAM5,其中第一输入缓存模块包括信息位存储单元RAM1和校验位存储单元RAM2,第二输入缓存模块包括信息位存储单元RAM1’和校验位存储单元RAM2’,SISO译码模块包括N个SISO译码单元,具体实现过程如下:步骤(一)、第一输入缓存模块和第二输入缓存模块以乒乓操作方式连续接收外部输入的数据帧,所述数据帧为待译码数据y

【技术特征摘要】
1.一种基于并行与加窗结构的Turbo码高速译码实现方法,其特征在于:通过Turbo码高速译码器实现,所述Turbo码高速译码器包括第一输入缓存模块、第二输入缓存模块、第一外信息存储模块RAM3、第二外信息存储模块RAM4、交织/解交织模块、SISO译码模块、硬判决模块和输出缓存模块RAM5,其中第一输入缓存模块包括信息位存储单元RAM1和校验位存储单元RAM2,第二输入缓存模块包括信息位存储单元RAM1’和校验位存储单元RAM2’,SISO译码模块包括N个SISO译码单元,具体实现过程如下:步骤(一)、第一输入缓存模块和第二输入缓存模块以乒乓操作方式连续接收外部输入的数据帧,所述数据帧为待译码数据yk,将待译码数据yk中的信息位ys分为等长的N段存入信息位存储单元RAM1或RAM1’,将第一校验位y1p、第二校验位y2p分别均分为等长的N段存入校验位存储单元RAM2或RAM2’;步骤(二)、交织/解交织模块产生顺序地址和交织地址,N个SISO译码单元根据所述顺序地址分别读取信息位存储单元RAM1或RAM1’中的分为N段的信息位ys和校验位存储单元RAM2或RAM2’中的分为N段的第一校验位y1p,进行第一次迭代的第一分量译码,得到对数似然比信息LLR和分为等长的N段的外信息L1e,将所述外信息L1e按照所述顺序地址存入第二外信息存储模块RAM4;N个SISO译码单元根据所述交织地址分别从第二外信息存储模块RAM4读取分为等长的N段的外信息L1e,同时根据所述交织地址读取信息位存储单元RAM1或RAM1’中的分为N段的信息位ys,根据所述顺序地址读取校验位存储单元RAM2或RAM2’中的分为N段的第二校验位y2p,进行第一次迭代的第二分量译码,得到对数似然比信息LLR和分为等长的N段的外信息L2e,将外信息L2e根据所述交织地址存入第一外信息存储模块RAM3;步骤(三)、N个SISO译码单元根据所述顺序地址分别读取信息位存储单元RAM1或RAM1’中的分为N段的信息位ys和校验位存储单元RAM2或RAM2’中的分为N段的第一校验位y1p,同时读取第一外信息存储模块RAM3中的外信息L2e,进行第二次迭代的第一分量译码,得到对数似然比信息LLR和分为等长的N段的外信息L'1e,将外信息L'1e按照所述顺序地址存入第二外信息存储模块RAM4;N个SISO译码单元根据所述交织地址从第二外信息存储模块RAM4读取分为等长的N段的外信息L'1e,根据所述交织地址读取信息位存储单元RAM1或RAM1’中的分为N段的信息位ys,根据所述顺序地址读取校验位存储单元RAM2或RAM2’中的分为N段的第二校验位y2p,进行第二次迭代的第二分量译码,得到对数似然比信息LLR和分为等长的N段的外信息L'2e,将外信息L'2e按照所述交织地址存入第一外信息存储模块RAM3;步骤(四)、依次类推,重复步骤(三),完成N个SISO译码单元的第M次迭代的第一分量译码与第二分量译码,迭代终...

【专利技术属性】
技术研发人员:马荣闫朝星周三文卢满宏孙婉莹
申请(专利权)人:北京遥测技术研究所航天长征火箭技术有限公司
类型:发明
国别省市:北京,11

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