一种基于Intel CPU的并行Turbo译码方法技术
【技术实现步骤摘要】
本专利技术涉及数据传输领域，且特别是有关于一种基于IntelCPU的并行Turbo译码方法。
技术介绍
在通信系统中，为了使信道容量逼近香农极限，很多情况下会采用Turbo编译码技术。Turbo编码步骤较为简单，而译码则相对复杂。为了满足通信系统要求的高速率，需要尽可能提高Turbo译码的吞吐量。以往移动通信的Turbo译码往往是在特定的DSP平台上进行。随着IntelCPU单指令多数据流的发展，其计算能力越来越强，基于IntelCPU的Turbo译码也开始出现并不断改进。当前的Turbo译码器实现方案中以github上的srsLTE项目较为完善、性能较好，此方案使用AVX指令集，128位高级矢量寄存器，16位定点化，单码块译码，顺序计算α、β的方法，并未实现在单指令多数据流指令下的并行译码。
技术实现思路
为解决上述问题，本专利技术提出一种基于IntelCPU的并行Turbo译码方法，吞吐量高，而误码率性能损失有限。为达上述目的，本专利技术提出一种基于IntelCPU的并行Turbo译码方法，包括下列步骤：(1)在单指令多数据流指令中，每个码块分配128位，设定并...
【技术保护点】
一种基于Intel CPU的并行Turbo译码方法，其特征在于，该方法包括如下步骤：(1)在单指令多数据流指令中，每个码块分配128位，设定并行码块个数为CPU支持的单指令多数据流指令位宽除以128；设置迭代指示器index＝0；(2)对每个原始码块分别进行解剪裁，每个码块得到两串系统信息Lsys0，Lsys1和两串校验信息Lp0，Lp1，所述系统信息Lsys1由系统信息Lsys0交织得到，所述Lsys0、Lp0由系统中的分量译码器0处理，所述Lsys1、Lp1由系统中的分量译码器1处理；(3)以对数似然比形式计算分量译码器0各个码块中每个时序对应的分支度量值γ11、γ10...
【技术特征摘要】
1.一种基于IntelCPU的并行Turbo译码方法，其特征在于，该方法包括如下步骤：(1)在单指令多数据流指令中，每个码块分配128位，设定并行码块个数为CPU支持的单指令多数据流指令位宽除以128；设置迭代指示器index＝0；(2)对每个原始码块分别进行解剪裁，每个码块得到两串系统信息Lsys0，Lsys1和两串校验信息Lp0，Lp1，所述系统信息Lsys1由系统信息Lsys0交织得到，所述Lsys0、Lp0由系统中的分量译码器0处理，所述Lsys1、Lp1由系统中的分量译码器1处理；(3)以对数似然比形式计算分量译码器0各个码块中每个时序对应的分支度量值γ11、γ10，即γ11＝0.5(Lsys+Lp+La)，γ10＝0.5(Lsys-Lp+La)，其中La为先验信息，Lsys为Lsys0和Lsys1的通用符号，Lp为Lp0和Lp1的通用符号；(4)分量译码器0中，在时序k，构建θk+1，具体为：根据各个码块的卷积码生成矩阵列出分支状态度量值γ11k、γ10k的对应序列，将γ11k、γ10k按所述对应序列构建矢量γk；使用单指令多数据流指令进行矢量运算，即θk+＝θk+γk，θk-＝θk-γk，然后根据卷积码生成矩阵对应状态位变化对θk+，θk-内部数据进行重新排列；求θk+和θk-对应数据的最大值作为下一时序的矢量θk+1，然后进行归一化处理；其中，θk由上一时序产生，θk中包含并行码块的八个前向状态度量值αjk和八个反向状态度量值βjm，j为状态序号，N为系统码长，当k＝0时，θ0内部数据为：α00＝-127，β0N-1＝-127，αj≠00＝0，βj≠0N-1＝0；θk+、θk-为状态分别为正、负的中间矢量，m＝N-k-1；(5)分量译码器0中，当时序k小于N的一半时，令k＝k+1，并返回步骤(4)，否则载入矢量θm，将其内部的αjm和βjk调换位置，根据下式计算Lk+和Lk-：Lk+＝θm+θk+，Lk-＝θm+θk-，其中Lk+和Lk-分别为状态为正负的输出对数似然比中间矢量；所述Lk+和Lk-每个矢量内部分别有并行码块的八...
【专利技术属性】
技术研发人员：王捷，毕明勇，范鹏博，李磊，粟勇，王东明，
申请(专利权)人：东南大学，
类型：发明
国别省市：江苏;32
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