提高等离子体系统内数据传送速率的装置制造方法及图纸

一种总线互连结构将主机系统与耦接至等离子体室的射频（RF）发生器对接。总线互连结构包含第一组主机端口，其被用于将功率分量设定和频率分量设定提供给RF发生器。第一组主机端口的端口被用于接收随着时间改变的不同的变量。总线互连结构还包含第二组发生器端口，其被用于将功率读回值和频率读回值发送给主机系统。总线互连结构包含与主机系统集成的采样器电路。采样器电路被配置为在第一组端口，在选择的时钟沿对信号采样，以捕捉等离子体室和RF发生器的操作状态数据。

Device for improving data transfer rate in a plasma system

A bus interconnect structure connects the host system to a radio frequency (RF) generator coupled to the plasma chamber. The bus interconnect structure includes a first set of host ports that are used to provide a power component setting and a frequency component setting to the RF generator. The port of the first set of host ports is used to receive different variables that change over time. Interconnect structure also contains second groups of generator port, is used in the power back value and frequency of read back value is sent to the host system. The bus interconnect structure includes a sampler circuit integrated with the host system. The sampling circuit is configured to sample the signal at the selected port side of the first set of ports to capture the operation status data of the plasma chamber and the RF generator.

【技术实现步骤摘要】
提高等离子体系统内数据传送速率的装置
本专利技术涉及等离子体系统，尤其是涉及提高等离子体系统内数据传送速率的装置。
技术介绍
通信系统的主设备和从设备遵循协议彼此互相传输信息。例如在工业标准串行并行接口(SPI)中，数据通过单根导线从主设备串行发送给从设备。作为另一个示例，时钟信号从主设备传输至从设备。然而，数据的串行传输具有缺陷，一个缺陷是数据速率低。当通过导线一次传送一位(bit)时，在主设备与从设备之间传送信息要消耗大量的时间。
技术实现思路
本公开涉及提高在等离子体系统内的数据传送速率。应该理解的是在本公开中说明的实施方式可以以大量方式实现，例如工艺、仪器、系统、设备、计算机可读介质上的方法等。本公开的各种实施方式如下所述。在一些实施方式中，提供一种总线互连结构，用于将主机系统与耦接至等离子体室的射频(RF)发生器对接。总线互连结构包含多个主机端口。主机系统的第一和第二端口被用于将功率分量设定和频率分量设定提供给RF发生器。此外，主机系统的第三、第四、第五和第六端口被用于接收随着时间改变的4个不同的变量。总线互连结构还包含多个发生器端口。RF发生器的第一和第二端口被用于将功率读回值和频率读回值发送给主机系统。总线互连结构包含与主机系统集成的采样器电路。采样器电路被配置为在主机系统的第三、第四、第五和第六端口，在选择的时钟沿对信号采样，以捕捉等离子体室和RF发生器的操作状态数据。在一些实施方式中，提供一种总线互连结构，用于将主机系统与耦接至等离子体室的RF发生器对接。总线互连结构包含第一组主机端口，其被用于将功率分量设定和频率分量设定提供给RF发生器。第一组主机端口的端口被用于接收随着时间改变的不同的变量。总线互连结构还包含第二组发生器端口，其被用于将功率读回值和频率读回值发送给主机系统。总线互连结构包含与主机系统集成的采样器电路。采样器电路被配置为在第一组端口，在选择的时钟沿对信号采样，以捕捉等离子体室和RF发生器的操作状态数据。在各种实施方式中，提供一种等离子体系统。等离子体系统包含用于提供数据信号的主机系统。等离子体系统还包含耦接至主机系统的RF发生器。RF发生器用于基于数据信号产生RF信号。等离子体系统包含用于使RF发生器的阻抗与等离子体室的阻抗相匹配的阻抗匹配电路。等离子体系统还包含将阻抗匹配电路与等离子体室耦接的RF传输线。等离子体系统包含将主机系统连接至RF发生器的总线接口。总线接口包含第一组主机端口。第一组主机端口被用于将功率分量设定和频率分量设定提供给RF发生器。第一组主机端口被用于接收随着时间改变的不同的变量。总线互连结构包含第二组发生器端口，其被用于将功率读回值和频率读回值发送给主机系统。总线互连结构包含与主机系统集成的采样器电路。采样器电路被用于在第一组的端口，在选择的时钟沿对信号采样，以捕捉等离子体室和RF发生器的操作状态数据。在各种实施方式中，提供一种数据速率传送系统。数据速率传送系统包含主机系统与RF发生器之间的多个端口，以允许以高于使用单条导线所允许的速率的速率传送数据。例如，多个(例如3个、4个、5个等)变量在主机系统与RF发生器之间在例如秒、微秒等时间传送。变量可以包含功率、频率、负载阻抗的实部、负载阻抗的虚部。作为另一个示例，变量可以包含频率、电压幅值、电流幅值、电压与电流之间的相位。另外，在若干实施方式中，在主机系统与RF发生器之间传送的变量的数量是有限的，例如3个变量、5个变量，6个变量等。变量的数量的限制减少了主机系统与RF发生器之间的通信信道的数量。例如被用于传送变量的在主机系统与RF发生器之间的通信信道的数量少于32、64、128等。通信信道的数量的减少减少了连接至通信信道的主机系统的并行串行并行接口(PSPI)上的端口数量，且减少了连接至通信信道的RF发生器的PSPI上的端口数量。端口数量和通信信道的数量的减少减少了芯片(例如包含该主机系统的芯片、包含该RF发生器的RF控制器的芯片等)上的设施(realestate)。此外，通信信道的数量的减少减少了通信信道上传送的信号的噪声，并减少了损耗信号的信号完整性的概率。当信号通过有限数量的通信信道传送时，可能不需要检查信号完整性。变量的数量使得能够确定等离子体室是否适当发挥功能，例如确定等离子体无约束、电弧等。此外，在一些实施方式中，与使用例如以太网协议、以太网控制自动化技术(EtherCAT)协议等分包协议所花费的时间相比，在主机系统与RF发生器之间传送变量所花费的时间更少。应该注意的是在各种实施方式中，EtherCAT协议比PSPI所采用的PSPI协议慢，例如具有更低的操作频率。例如EtherCAT的数据速率是1千赫(kHz)，少于PSPI协议适用的数据速率。作为另一个示例，与通过PSPI的端口传送的数据位相比，通过EtherCAT端口传送的数据位数量更少。分包协议被用于从要在主设备与从设备之间传送的数据创建数据包。分包基于耦接至分包协议接口(例如以太网端口、EtherCAT端口等)的网络的带宽，可以是有限的。在若干实施方式中，在主机系统和RF发生器之间传送变量不执行分包。另外，在一些实施方式中，从变量确定统计值，例如均值、中位数、模式、最大值、最小值、滚动方差、标准偏差、四分范围(IQR)等，并删除了变量的剩余值。例如在时间窗确定变量的均值，而被用于确定该均值的值则被从主机系统的存储设备删除。统计值的确定和值的删除节省了存储器空间，并在确定等离子体系统内的故障时提供可行性。例如当主机系统内的所有值被保存于云等时，值的数量大，可能阻碍值在网络设备之间的传送等。当统计值被保存在主机系统的一个或多个存储设备中，与所有值所占用的存储空间相比，统计值占用的存储空间更少。另外，与通过网络(例如互联网，内部网等)传送所有值相比，传送统计值更简便。传送统计值时使用的网络的带宽比传送所有值时使用的带宽要低。上述实施方式的一些优点包含：主机系统与RF发生器之间的数据传送比由单条导线的串行通信所提供的数据传送更快，节省了半导体芯片上的设施，不需要检查信号完整性，以及数据传送不需要使用分包协议。其他方面可以从下面的结合附图的具体说明得知。附图说明本公开的各种实施方式可以通过参考下面结合附图进行的说明来被最佳理解。图1是依据本公开的各种实施方式的、用于提高数据传送速率的系统的框图。图2A是依据本公开的若干实施方式的、用于提高图1的系统的主机系统与图1的系统的射频(RF)发生器之间的数据传送速率的系统的框图。图2B是依据本公开的若干实施方式的、用于提高主机系统与RF发生器之间的数据传送速率的系统的实施方式的框图。图3A是依据本公开的一些实施方式的、用于示出与图2A的系统的时钟信号同步地对变量采样的时序图。图3B是依据本公开的一些实施方式的、示出数据的并行传送与数据的并行串行并行传送之间的差异的图。图4A是依据本公开的各种实施方式的主机系统的实施方式的框图。图4B是依据本公开的若干实施方式的主机系统的实施方式的框图。图5是依据本公开的若干实施方式的、被用于示出变量帮助确定图1的系统的等离子体室内的等离子体的事件的图表的实施方式的图。具体实施方式下面的实施方式说明用于提高数据传送速率的系统和方法。图1是依据本公开中所记载的本文档来自技高网...

【技术保护点】
一种总线互连结构，其用于将主机系统与耦接至等离子体室的射频发生器对接，所述总线互连结构包括：多个主机端口，其中，所述主机系统的第一和第二端口被用于将功率分量设定和频率分量设定提供给所述射频发生器，所述主机系统的第三、第四、第五和第六端口被用于接收随着时间改变的4个不同的变量，并且所述主机系统的第七端口被用于将时钟信号提供给所述射频发生器；多个发生器端口被用于将功率读回值和频率读回值发送给所述主机系统；与所述主机系统集成的采样器电路，所述采样器电路被配置为在所述主机系统的所述第三、第四、第五和第六端口，在选择的由所述时钟信号限定的时钟沿对信号采样，以捕捉所述射频发生器和所述等离子体室的操作状态数据；以及连接所述多个主机端口和所述多个发生器端口的多个通信信道，所述多个通信信道包括，第一信道，其将所述主机系统的所述第一端口连接至所述射频发生器的第一端口，以促进所述功率分量设定从所述主机系统的所述第一端口传送到所述射频发生器的所述第一端口；第二信道，其将所述主机系统的所述第二端口连接至所述射频发生器的第二端口，以促进所述频率分量设定从所述主机系统的所述第二端口传送到所述射频发生器的所述第二端口；第三信道，其将所述主机系统的所述第三端口连接至所述射频发生器的第三端口，以促进所述功率读回值从所述射频发生器的所述第三端口传送到所述主机系统的所述第三端口；第四信道，其将所述主机系统的所述第四端口连接至所述射频发生器的第四端口，以促进所述频率读回值从所述射频发生器的所述第四端口传送到所述主机系统的所述第四端口；第五信道，其将所述主机系统的所述第五端口连接至所述射频发生器的第五端口，以促进所述操作状态数据的第一部分从所述射频发生器的所述第五端口传送到所述主机系统的所述第五端口；第六信道，其将所述主机系统的所述第六端口连接至所述射频发生器的第六端口，以促进所述操作状态数据的第二部分从所述射频发生器的所述第六端口传送到所述主机系统的所述第六端口；第七信道，其用于促进所述时钟信号从所述主机系统的所述第七端口传送到所述射频发生器的第七端口以使所述射频发生器的操作与所述主机系统同步，其中所述功率分量设定、所述频率分量设定和所述时钟信号的传送促进与所述等离子体室耦合的所述射频发生器产生射频电信号。...

【技术特征摘要】
2012.12.14 US 13/715,9421.一种总线互连结构，其用于将主机系统与耦接至等离子体室的射频发生器对接，所述总线互连结构包括：多个主机端口，其中，所述主机系统的第一和第二端口被用于将功率分量设定和频率分量设定提供给所述射频发生器，所述主机系统的第三、第四、第五和第六端口被用于接收随着时间改变的4个不同的变量，并且所述主机系统的第七端口被用于将时钟信号提供给所述射频发生器；多个发生器端口被用于将功率读回值和频率读回值发送给所述主机系统；与所述主机系统集成的采样器电路，所述采样器电路被配置为在所述主机系统的所述第三、第四、第五和第六端口，在选择的由所述时钟信号限定的时钟沿对信号采样，以捕捉所述射频发生器和所述等离子体室的操作状态数据；以及连接所述多个主机端口和所述多个发生器端口的多个通信信道，所述多个通信信道包括，第一信道，其将所述主机系统的所述第一端口连接至所述射频发生器的第一端口，以促进所述功率分量设定从所述主机系统的所述第一端口传送到所述射频发生器的所述第一端口；第二信道，其将所述主机系统的所述第二端口连接至所述射频发生器的第二端口，以促进所述频率分量设定从所述主机系统的所述第二端口传送到所述射频发生器的所述第二端口；第三信道，其将所述主机系统的所述第三端口连接至所述射频发生器的第三端口，以促进所述功率读回值从所述射频发生器的所述第三端口传送到所述主机系统的所述第三端口；第四信道，其将所述主机系统的所述第四端口连接至所述射频发生器的第四端口，以促进所述频率读回值从所述射频发生器的所述第四端口传送到所述主机系统的所述第四端口；第五信道，其将所述主机系统的所述第五端口连接至所述射频发生器的第五端口，以促进所述操作状态数据的第一部分从所述射频发生器的所述第五端口传送到所述主机系统的所述第五端口；第六信道，其将所述主机系统的所述第六端口连接至所述射频发生器的第六端口，以促进所述操作状态数据的第二部分从所述射频发生器的所述第六端口传送到所述主机系统的所述第六端口；第七信道，其用于促进所述时钟信号从所述主机系统的所述第七端口传送到所述射频发生器的第七端口以使所述射频发生器的操作与所述主机系统同步，其中所述功率分量设定、所述频率分量设定和所述时钟信号的传送促进与所述等离子体室耦合的所述射频发生器产生射频电信号。2.如权利要求1所述的总线互连结构，其中，在所述主机系统的所述第三、第四、第五和第六端口被采样的所述信号被重新采样设定数量的次数，以捕捉全并行数据集。3.如权利要求1所述的总线互连结构，其中，在时钟沿被采样的所述信号少于全并行数据集。4.如权利要求1所述的总线互连结构，其中，所述主机系统的第八端口被用于提供从选择信号，以选择所述射频发生器来提供数据给所述射频发生器或从所述射频发生器读出数据，其中，所述主机系统的第九端口被用于与所述射频发生器传输接地信号。5.如权利要求1所述的总线互连结构，其中，所述主机系统的所述第一端口是功率设定点串行数据输出端口，其中，所述主机系统的所述第二端口是频率设定点串行数据输出端口，其中，所述主机系统的所述第三端口是功率读回串行数据输入端口，其中，所述主机系统的所述第四端口是频率读回串行数据输入端口，其中，所述主机系统的所述第五端口是负载阻抗实部串行数据输入端口，其中，所述主机系统的所述第六端口是负载阻抗虚部串行数据输入端口。6.如权利要求1所述的总线互连结构，其中，所述功率分量设定包含功率幅值，所述频率分量设定包含频率值。7.如权利要求1所述的总线互连结构，其中，所述变量包含：频率、功率、负载阻抗的实部以及负载阻抗的虚部；或者频率、电压幅值、电流幅值以及所述电压与电流之间的相位；或者频率、输送功率幅值以及复伽马值；或者频率、输送功率幅值以及复负载阻抗；或者频率以及复正向功率；或者频率以及复反射功率；或者频率以及复电压和电流。8.如权利要求1所述的总线互连结构，其中，所述功率读回值包含功率幅值，所述频率读回值包含频率幅值。9.如权利要求1所述的总线互连结构，其中，所述采样器电路位于所述主机系统内。10.如权利要求1所述的总线互连结构，其中，所述选择的时钟沿包含上升时钟沿或者下降时钟沿。11.如权利要求1所述的总线互连结构，其中，所述变量中的一个的信号的位在下降时钟沿被设定，且在上升时钟沿被锁存。12.如权利要求1所述的总线互连结构，其中，所述操作状态数据包含表明在所述等离子体室内是否有等离子体无约束的数据、表明在所述等离子体室内是否有电弧的数据、或者其组合。13.如权利要求1所述的总线互连结构，其中，所述操作状态数据由所述射频发生器的传感器检测。14.如权利要求1所述的总线互连结构，还包含将2个附加的射频发生器连接至所述主机系统的多个通信信道，所述2个附加的射频发生器中的每个通过9个通信信道耦接至所述主机系统。15.一种总线互连结构，其用于将主机系统与耦接至等离子体室的射频发生器对接，所述总线互连结构包括：第一组主机端口，所述第一组主机端口被用于将功率分量设定和频率分量设定提供给所述射频发生器，且所述...

【专利技术属性】
技术研发人员：约翰·C·小瓦尔考，
申请(专利权)人：朗姆研究公司，
类型：发明
国别省市：美国,US