【技术实现步骤摘要】
本专利技术有关于数据储存装置，特别有关于快闪存储器(flashmemory)控制技术。
技术介绍
现今数据储存装置常以快闪存储器(flashmemory)为储存媒体，常见型式包括与非门型快闪存储器(即NANDflash)…等。快闪存储器常用作记忆卡(memorycard)、通用串行总线排闪存装置(USBflashdevice)、固态硬碟(SSD)…等产品。另外有一种应用是采多晶片封装、将快闪存储器与其控制器包装在一起─称为嵌入式快闪存储器模块(如eMMC)。快闪存储器的实体空间通常包括多个区块(blocks)。各区块包括多页(pages)。一区块需要完整抹除(erase)后方能被重新配置。快闪存储器的数据更新并非对同样储存空间作复写，而是将更新数据储存在闲置空间，至于旧储存内容则转为无效。快闪存储器如此操作特性使得其储存空间的管理明显复杂、且不同于其他类型的储存记忆元件。针对快闪存储器而特别设计的快闪存储器控制器相应产生。
技术实现思路
针对快闪存储器所实现的数据储存装置，本专利技术揭示的技术是关于将不同属性数据分流储存于快闪存储器的方式，使快闪存储器工作效能更高。根据本专利技术一种实施方式所实现的一数据储存装置包括：一快闪存储器以及一控制单元。该控制单元，包括一微控制器以及一随机存取存储器，耦接于一主机与该快闪存储器之间。该微控制器是运作来在该随机存取存储器提供一结束逻辑地址表格，用以记录接收自该主机的多笔...
【技术保护点】
一种数据储存装置，包括：一快闪存储器；以及一控制单元，包括一微控制器以及一随机存存储器，耦接于一主机与该快闪存储器之间；其中：该微控制器是运作来在该随机存取存储器提供一结束逻辑地址表格，用以记录接收自该主机的多笔旧写入指令的结束逻辑地址；该微控制器是运作来将接收自该主机的一当下写入指令的起始逻辑地址与该结束逻辑地址表所载内容作比对，以判断上述多笔旧写入指令中是否存在与该当下写入指令组合写入成串数据至该快闪存储器的一前串写入指令；且该微控制器是运作来以该当下写入指令的结束逻辑地址覆盖该结束逻辑地址表格对应该前串写入指令所记录的结束逻辑地址。
【技术特征摘要】
2014.11.03 TW 1031380081.一种数据储存装置，包括：
一快闪存储器；以及
一控制单元，包括一微控制器以及一随机存存储器，耦接于一主机与该快闪存
储器之间；其中：
该微控制器是运作来在该随机存取存储器提供一结束逻辑地址表格，用以记录
接收自该主机的多笔旧写入指令的结束逻辑地址；
该微控制器是运作来将接收自该主机的一当下写入指令的起始逻辑地址与该
结束逻辑地址表所载内容作比对，以判断上述多笔旧写入指令中是否存在与该当下
写入指令组合写入成串数据至该快闪存储器的一前串写入指令；且
该微控制器是运作来以该当下写入指令的结束逻辑地址覆盖该结束逻辑地址
表格对应该前串写入指令所记录的结束逻辑地址。
2.如权利要求1所述的数据储存装置，其特征在于：
在判断上述多笔写入指令不存在上述前串写入指令时，该微控制器还动作来
判断该当下写入指令的写入数据长度是否超过一临界长度，并在该当下写入指令的
写入数据长度超过该临界长度时视之为写入成串数据。
3.如权利要求2所述的数据储存装置，其特征在于：
该快闪存储器包括划分为多区块的储存空间；
该微控制器是运作来在判定上述多笔旧写入指令存在上述前串写入指令或该
当下写入指令的数据长度超过该临界长度时，将该当下写入指令所指示的数据写入
该快闪存储器这些区块中的一大数据量接收区块；且
该微控制器是运作来在判定上述多笔旧写入指令不存在上述前串写入指令、且
该当下写入指令的数据长度并无超过该临界长度时，将该当下写入指令所指示的数
据写入该快闪存储器这些区块中的一零散数据接收区块。
4.如权利要求1所述的数据储存装置，其特征在于：
在判定上述多笔旧写入指令不存在上述前串写入指令、且该结束逻辑地址表格
尚有空间时，该微控制器是运作来将该当下写入指令的结束逻辑地址记录于该结束
逻辑地址表格的闲置空间。
5.如权利要求4所述的数据储存装置，其特征在于：
在判定上述多笔旧写入指令不存在上述前串写入指令、但该结束逻辑地址表格
已无空间时，该微控制器还运作来判断该结束逻辑地址表格是否有一条...
【专利技术属性】
技术研发人员：张逸康，
申请(专利权)人：慧荣科技股份有限公司，
类型：发明
国别省市：中国台湾;71
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