一种基于可逆逻辑门的4位可逆加/减法器制造技术

本发明专利技术涉及一种基于可逆逻辑门的4位可逆加/减法器，该4位可逆数值比较器与所述4位可逆超前进位加法器连接；还包括一个4位可逆控制电路，该4位可逆控制电路分别与所述4位可逆超前进位加法器和4位可逆控制电路连接；其量子代价QC＝82+41+107＝230，输入/输出引脚16；输入引脚包含：一个进位输入端Cin、一个控制端Ctrl、6个常量输入端均为‘0’，操作数A、B各4位；输出引脚包含：10个垃圾输出位、1个进位输出端Cout、一个正负标志位sign’、4位输出‘和/差’。本发明专利技术能够大幅度减小器件的功耗，降低延时，同时具有加法、减法功能，并具有量子代价低、传输引脚少的特点。

【技术实现步骤摘要】

本专利技术涉及数字组合逻辑电路，尤其涉及一种基于可逆逻辑门的4位可逆加/减法器，即数字电路超前进位加/减法器。
技术介绍
Moore预言集成电路的发展规律遵循指数规律，即摩尔定律，据数据统计摩尔定律在几十年里都近似成立。但是大多数业内人士都认为摩尔定律即将失效，其主要原因包括：随着单位面积内器件数的增加，产生热量会越来越多，导致集成电路的发展受到影响。Landauer最早提出了能耗问题主要来源于计算的不可逆，并指出每一位的不可逆信息被擦除会产生kTlg2焦的热量(其中k是玻尔兹曼常数、T是热力学温度)，由此可逆计算成为人们关注的焦点。加法器、减法器是中央处理器的执行单元，是中央处理器最重要的组成部分。因此加法器、减法器的性能可以很大程度地代表整个计算机的性能。加法是数值计算和数据分析中最常用的运算之一。加法器是电子系统中常用的基本单元电路之一，广泛应用于数字信号处理和数字系统设计中。传统的超前进位加法器能高速执行加法运算，能够避免进位逐位计算带来的延迟。传统加法器的不可逆计算过程中会有信息位擦除，导致能量损失与电路功耗。低功耗与无损耗的数字电路研究是目前的学术前沿与研究热点，对于促进超大规模数字集成电子系统技术发展具有重要作用。CN1128071公开的一种超前进位加法器，用于将加数和被加数相加，并生成最终加合，所述加数、被加数以及最终加合为多位二进制数，将加数和被加数中同级的位组成列。该加法器有至少一个数据简化级，它利用简化了的加数和被加数生成最终简化的加合，一个合成/增加计算级利用简化加数和被加数计算加合和增加数据。一个进位合成级利用合成和增加数据生成至少一个进位。最终加合计算级利用简化了的加数，被加数及最终进位计算最终加合。但是，这种超前进位加法器功耗较高，没有使用可逆逻辑原则，也没有在电路中使用可逆逻辑门来使功耗降低。CN103235710A公开的一种可逆逻辑超前进位加法器，由四级4位可逆超前进位加法器级联构成，每一级4位可逆超前进位加法器分别计算本级的4位本位运算结果以及相对应的进位输出将第一进位输出、第二进位输出、第三进位输出分别输入下一级4位可逆超前进位加法器相应的进位输入端作为其进位输入，第四进位输出进位输出作为16位可逆超前进位加法器的进位输出。其使用可逆逻辑的设计方法，来实现16位的超前进位加法器。能够大幅度减少电路延时。同时，遵循可逆逻辑理论的电路设计能够减少能量损耗甚至完全杜绝电路损耗。但是这种可逆超前进位加法器由于电路综合技术的局限，所生成电路具有量子代价高，输入/输出引脚多等缺点，电路复杂度较高。因此，现有的可逆逻辑超前进位加法器存在着进一步改进的需求。
技术实现思路
本专利技术针对现有数字电路中器件功耗高的缺陷提供一种基于可逆逻辑门的4位可逆加/减法器，能够大幅度减小器件的功耗，降低延时，同时具有加法、减法功能，并具有量子代价低、传输引脚少的特点。本专利技术所述的一种基于可逆逻辑门的4位可逆加/减法器，包括一个4位可逆超前进位加法器，其特征是：还包括一个4位可逆数值比较器，该4位可逆数值比较器与所述4位可逆超前进位加法器连接；还包括一个4位可逆控制电路，该4位可逆控制电路分别与所述4位可逆超前进位加法器和4位可逆控制电路连接；其量子代价QC＝82+41+107＝230，输入/输出引脚16；输入引脚包含：一个进位输入端Cin、一个控制端Ctrl、6个常量输入端均为‘0’，操作数A、B各4位；输出引脚包含：10个垃圾输出位、1个进位输出端Cout、一个正负标志位sign’(sign的取反)、4位输出‘和/差’。进一步，所述可逆超前进位加法器，由7个CNOT门、9个3*3Toffoli门、4个Peres门、3个4*4Toffoli门级联构成，其量子代价QC＝1*7+5*9+4*4+13*3＝107，输入/输出引脚为14；输入引脚包含：一个进位输入端Cin,5个常量输入端均为‘0’，操作数A、B各4位；输出引脚包含：9个垃圾输出位G，1个进位输出端Cout,4位输出‘和’S0、S1、S2、S3。进一步，所述4位可逆比较器，由8个NOT门、4个CNOT门、9个3*3Toffoli门、3个Peres门、1个4*4Toffoli门级联构成，量子代价QC＝1*8+1*4+5*9+4*3+13*1＝82,输入/输出引脚为14，输入引脚包含：6个常量输入端均为‘0’，操作数A、B各4位；输出引脚包含：其中13个输出端与对应输入端相等，1个输出端sign输出两个二进制数比较的结果。进一步，所述4位可逆控制电路，由1个NOT门，8个3*3Toffoli门级联构成，量子代价QC＝1*1+5*8＝41，输入/输出引脚为10；输入引脚包含：1个输入控制Ctrl，1个输入控制sign，操作数A、B各4位；输出引脚包含：1个垃圾输出，1个‘差’正负标志位sign’，操作数A、B取反后的结果各A’、B’4位。本专利技术的有益效果：由于在4位可逆超前进位加法器的基础上设置了一个同时具有加法、减法操作运算功能的4位可逆加/减法器。能够实现资源复用，降低电路复杂度。并且在4位可逆控制电路中设置了一条用以控制选择加法/减法操作的传输线路，引出控制端口Ctrl，即控制端输入‘0’则进行加法运算，控制端输入‘1’则选择减法运算。由于可逆超前进位加法器各级的进位彼此独立产生，只与输入数据和来自低位的进位有关，将各级间的进位级联传播给去掉了，因此减小了进位产生的延迟。由于建立在4位可逆超前进位加法器的基础上，通过对较小的二进制数进行取补码相加实现的。因此，本专利技术设置了一个4位可逆比较器和一个具有取反功能的4位可逆控制电路。其中，对常规的4位二进制数比较器功能进行改变：保留判断“小于”的功能，舍去不必要的‘大于’‘等于’的判断功能，因而简化了电路的复杂度。由于采用部分可逆逻辑门对电路的输出端功能进行改变，实现除sign端外的其他输出端均与输入端相等，以供下一级电路使用，从而减少了垃圾输出，减少了电路输入/输出引脚。由于对4为可逆比较器做如下改变：1)保留判断“小于”的功能，舍去不必要的‘大于’、‘等于’的判断功能，原理在于：判断两个二进制操作数A,B大小，若A<B则输出端sign＝1,否则sign＝0；2)采用部分可逆逻辑门对电路的输出端功能进行改变，使除sign端外的其他输出端均与输入端相等，以供下一级电路使用从而减少了垃圾输出，简化了电路输入/输出引脚。附图说明图1是NOT门的结构示意图；图2是CNOT门的结构示意图；图3是3*3Toffoli门的结构示意图；图4是4*4Toffoli门的结构示意图；图5是Peres门的结构示意图；图6是本专利技术的结构示意图；图7是4位可逆超前进位加法器结构原理图；图8是4位可逆比较器结构原理图；图9是4位可逆控制电路结构原理图。图中：1－NOT门，2－CNOT，3－3*3Toffoli门，4－4*4Toffoli门，5－Peres门，6－4位可逆数值比较器，7－4位可逆控制电路，8－4位可逆超前进位加法器。具体实施方式下面结合附图对本专利技术做进一步的描述。参见图1至图9，所述一种基于可逆逻辑门的4位可逆加/减法器，是基于Toffoli门族完成的。涉及：NOT本文档来自技高网...

【技术保护点】
一种基于可逆逻辑门的4位可逆加/减法器，包括一个4位可逆超前进位加法器(8)，其特征是：还包括一个4位可逆数值比较器(6)，该4位可逆数值比较器与所述4位可逆超前进位加法器(8)连接；还包括一个4位可逆控制电路(7)，该4位可逆控制电路分别与所述4位可逆超前进位加法器(8)和4位可逆控制电路(7)连接；其量子代价QC＝82+41+107＝230，输入/输出引脚16；输入引脚包含：一个进位输入端Cin、一个控制端Ctrl、6个常量输入端均为‘0’，操作数A、B各4位；输出引脚包含：10个垃圾输出位、1个进位输出端Cout、一个正负标志位sign’、4位输出‘和/差’。

【技术特征摘要】
1.一种基于可逆逻辑门的4位可逆加/减法器，包括一个4位可逆超前进位加法器(8)，其特征是：还包括一个4位可逆数值比较器(6)，该4位可逆数值比较器与所述4位可逆超前进位加法器(8)连接；还包括一个4位可逆控制电路(7)，该4位可逆控制电路分别与所述4位可逆超前进位加法器(8)和4位可逆控制电路(7)连接；其量子代价QC＝82+41+107＝230，输入/输出引脚16；输入引脚包含：一个进位输入端Cin、一个控制端Ctrl、6个常量输入端均为‘0’，操作数A、B各4位；输出引脚包含：10个垃圾输出位、1个进位输出端Cout、一个正负标志位sign’、4位输出‘和/差’。2.根据权利要求1所述的基于可逆逻辑门的4位可逆加/减法器，其特征是：所述可逆超前进位加法器(8)，由7个CNOT门(2)、9个3*3Toffoli门(3)、4个Peres门(5)、3个4*4Toffoli门(4)级联构成，其量子代价QC＝1*7+5*9+4*4+13*3＝107，输入/输出引脚为14；输入引脚包含：一个进位输入端Cin,5个常量输入端均为‘0’，操作数A、B各4位；输...

【专利技术属性】
技术研发人员：杨虹，黄亚男，庞宇，李晓东，
申请(专利权)人：重庆邮电大学，
类型：发明
国别省市：重庆;50