本发明专利技术“进位产生和传递函数发生器及可逆最优加法线路设计方法”公开了一种新型的可逆逻辑门——“ＺＳ”门，以及它的量子线路设计图。该设计图只含有双量子比特受控门和单量子比特门。同时利用该门设计了“进位产生函数和传递函数发生器”（ＺＳＧＰＤ），实现了单个门以零无用输出产生多个进位传递函数。并以该门为基础，设计了“可逆最优化”的两种加法线路结构——量子全加法器（ＺＳＱＦＡ）和量子无等待进位加法器（ＺＳＮＷＣＡ）。这两种线路结构实现了可逆门的种类和数量以及无用输出的最小化，最优化。大大降低了运算部件的运行功耗和设计成本。本发明专利技术适用于量子系统线路设计和应用。
【技术实现步骤摘要】
本专利技术涉及一种新型可逆"zs"门的设计方法及应用，属于量子线路设计和优化
量子计算机是由包含连线和基本量子门排列起来、形成的处理量子信息的量子线路建造的。相对于经典电子计算机，量子计算机有许多诱人的优点储存能力提高；计算过程可逆减少能耗；尤其在一些问题如大数的质因子分解和无序数据库搜索中，量子计算机可使所用时间大大縮短，有着经典电子计算机无法比拟的优越性。 在量子信息理论中，一个量子比特就是一个二维希尔伯特空间(Hilbert)，它的状态可以落在|0 〉禾P |1 >之外，可表示为| W >= a |0 > |1 >，且I a 12+| P |2 = 1。得到0的概率为I a |2，得到1的概率为I |3 |2，其中a 、 |3为复数，代表可连续取值几率幅。a 、P不同，则量子位储存的信息不同，所以一个量子比特位所能表示的信息量远多于一个经典比特位。n个经典比特位只能储存n个一位二进制数或者一个n位二进制数，而n个量子位却可以同时储存2n个n量子比特二进制数，储存能力提高了 2M咅。 在量子信息理论中，对任意一个新的量子态的制备和操作都是通过对量子比特门的操纵来完成的。n量子比特门可以用相应的2nX2n的矩阵来表示，量子比特门的相应矩阵必须满足酉性，即U+U二 1，其中U+是U的共轭转置矩阵，I是2nX2n的单位阵。单量子比特门表示如附图l，其中U是一个2X2的酉矩阵，而相应的I应该是一个2X2得单位矩阵。例如量子非门和Had咖ard门就分别对应着如下的两个2X2酉矩阵 若把单量子比特推广到多量子比特，则可以得到多量子比特量子逻辑门。多量子比特量子逻辑门的原型是受控非门(Controlled-N0T)这个门的线路图和对应的酉矩阵如图2所示。对于CN0T门，有两个输入量子比特，S卩lA〉和IB〉，分别称之为控制比特和目标比特。该门的作用可表述如下当控制量子比特置1时，目标量子比特将反转它的状态；否则，目标量子比特保持状态不变。从而可总结该门的作用为!A,B>—!A,A④B》其中g)是模2加法，这也正是经典异或运算所做的，即CN0T门完成控制量子比特和目标量子比特的异或运算，并将计算结果存在目标量子比特当中。因此理论上，类似于经典计算机理论，任意多量子比特门都可以由CNOT门和单量子比特门复合而成。所以，从某种意义上说，CN0T门和单量子比特门是所有其他门的原型。 经典计算机当中，为了完成两个比特数的交换必须借助于第三方的操作才能够实现。而利用CN0T门则可以很简便地一次完成两个量子比特状态的兑换，这种交换门也是本专利技术的线路设计不可或缺的部件之一，其线路图如图3所示。在本专利技术中对于线路的设计都采用表示图和线路设计图两种形式，其中表示图只是简单的表达了该门所能完成的功
技术介绍
能，而线路设计图则详细的说明了该门利用二量子比特和单量子比特门设计的过程。并且约定所有线路的读法是从左到右，每条线都表示量子线路的连线，并不一定对应物理上的连接线。该门是通过对控制量子比特和目标量子比特的一系列异或操作实现两个量子比特状态交换的，即:<formula>formula see original document page 4</formula> 同时，对于CN0T门若设置目标比特为O，则目标比特的输出与控制比特输入是一致的。即CNOT门还可以完成量子线路中扇出的功能。 比CNOT门具有更广泛意义的二量子比特门是受控-U门，记为CON-U门。量子线路图如图4所示。CON-U门实现的功能是当控制比特A为0态时，目标量子位B将保持状态不变；当控制比特A为1态时，将对相应的目标量子位B实施幺正操作U。例如，当用非门X代替U门时，该CON-U即为前述的CNOT门。同样，当用V门(V是一个称为"Square-Root-of-Not"的幺正矩阵，即有V*V+ = I。对V的组合可以完成一个非门的作用，即V*V = N0T)代替U门时，该CON-U即为另外一种比较常用的二量子比特受控门，简记为CV门。利用受控门和单量子比特门可以更加简单地完成任意比特的量子门操作。图5即为利用CV门和CNOT门完成三量子比特中应用广泛的Toffoli门的线路设计图。该门有三个输入比特和三个输出比特，其中两个控制比特不受Toffoli门作用的影响，第三个比特是目标比特，在控制比特都置1的情况下，目标比特才翻转。否则，目标比特保持不变。在图5中，对于右边线路当控制比特A = 1， B = 0时，V*V+ = I操作将作用到目标比特C上，使得目标比特保持原来状态不变。这与左边Toffoli线路的功能是相符的；当A = l，B = 1时，V*V = NOT操作将作用到目标比特C上，使得目标比特翻转原来状态。这也与左边Toffoli线路的功能是一样的。对于其余的情况可以类似验证。从而可以知道，利用CV门和CNOT门合成的线路与Toffoli门是等价的。 为了下文线路设计的需要，这里还将给出利用CV门和CNOT门合成另外一种重要的三量子比特门——Fredkin门的的线路设计图，如图6所示。类似于Toffoli门的验证方法，可以验证左边的Fredkin门线路和右边的利用CV门和CNOT门合成的线路是等价的。
技术实现思路
本专利技术的目的是，设计一种新的可逆逻辑门——"ZS"门，实现利用该门设计的量子全加法器和串行进位并行输出量子加法器的"代价"最小("代价"指为完成一个量子操作而设计的线路的无用输出数量和种类，可逆逻辑门数量等)。同时，利用该门设计出一种"进位产生函数和传递函数发生器"(ZSGPD)，通过该装置的应用，大大减少了进位产生函数和进位传递函数生成的"代价"，而且利用该装置设计的"可逆最优化"(本专利技术定义使用可逆逻辑门数量和种类以及无用输出数量最少的线路为"可逆最优化"线路)无等待进位加法器克服了串行进位并行输出量子加法器的必须等待进位的缺点，大大降低了运算部件的运行功耗和设计成本。 实现本专利技术目的的指导思想是，本专利技术充分借鉴了经典电子线路设计中真值表的思想，将可逆逻辑中的幺正性与真值表联系起来，从而简便地设计出一种真值表输入输出一一对应的可逆逻辑门~"ZS"门。并且在设计中，充分应用级联的思想，将两个或两个以4上的逻辑门级联在一起。这种级联的思想有着两个突出的优点①级联的两个或多个门之间通过某个门的无用输出作为其他门的输入可以消除一些无用输出，降低线路的"代价"。②两个或多个门级联可以得到一些单个门无法实现的新的功能。 本专利技术的技术方案是， 本专利技术将量子计算机中可逆的含义与真值表输入输出一一对应联系在一起，设计一种真值表输入输出一一对应的可逆逻辑门-zs门以及只含有双量子比特受控门和单量子比特门的量子线路图； 本专利技术根据ZS门的应用，设计一种"进位产生函数和传递函数产生装置"(ZSGPD)，实现了单个门以零无用输出产生多个进位传递函数； 本专利技术以"ZS"门为基础，设计了可逆最优化的两种加法线路结构，即量子全加法器(ZSQFA)和量子无等待进位加法器(ZS丽CA)。 本专利技术的具体设计方案和步骤为 1、可逆"ZS"门的线路设计方案以及量子全加法器的实现 本专利技术将经典计算机的加法器设本文档来自技高网...
【技术保护点】
一种进位产生和传递函数发生器及可逆最优加法线路设计方法，其特征在于，所述方法将量子计算机中可逆的含义与真值表输入输出一一对应联系在一起，设计一种真值表输入输出一一对应的可逆逻辑门一“ＺＳ”门以及只含有双量子比特受控门和单量子比特门的量子线路图；所述方法根据“ＺＳ”门，设计一种进位产生函数和传递函数产生装置（ＺＳＧＰＤ），实现了单个可逆门以零无用输出产生多个进位传递函数；所述方法以“ＺＳ”门为基础，设计可逆最优化的两种加法线路结构，即量子全加法器（ＺＳＱＦＡ）和量子无等待进位加法器（ＺＳＮＷＣＡ）。
【技术特征摘要】
【专利技术属性】
技术研发人员：周日贵，施洋，
申请(专利权)人：华东交通大学，
类型：发明
国别省市：36[中国|江西]
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