用于多处理器核心装置的ICE引脚功能制造方法及图纸

本发明专利技术涉及一种嵌入式装置，其具有：多个处理器核心，所述处理器核心各自具有多个外围装置，其中每一外围装置可具有输出；具有多个可指派外部引脚的壳体；及每一处理核心的多个外围引脚选择模块，其中每一外围引脚选择模块被配置成可经编程而将可指派外部引脚指派到处理器核心中的一者的多个外围装置中的一者。

【技术实现步骤摘要】
【国外来华专利技术】相关专利申请案本申请案主张2014年6月5日申请的共同拥有的第62/008,265号美国临时专利申请案的优先权；所述临时专利申请案出于全部目的特此以引用的方式并入本文中。
本专利技术涉及多处理器核心装置，特定地说，本专利技术涉及多处理器核心微控制器。
技术介绍
微控制器是芯片上的系统且不仅包括中央处理单元(CPU)，还包括存储器、I/O端口及多个外围装置。例如多核心微控制器的多处理器核心装置不仅包括CPU还包括两个或两个以上中央处理核心。此装置提供增加的性能，增加的安全性及辅助软件开发。在嵌入式装置中，这些装置需要使用具有大量引脚的壳体。大多数多核心装置是设计用于其中处理器核心经设计在功能或用途方面无“不同”的对称多处理器核心操作。此类系统无需具有一个特定处理器核心以控制特定装置引脚。具有不对称多处理器核心的其它装置通常将其它“核心”用于专属功能，例如无需接近装置引脚的浮动点。然而，具有多处理器核心的其它装置在其中特定装置引脚可指派到特定处理器核心的高引脚数封装中实施。
技术实现思路
因此，需要具有较高灵活性的多核心装置来将外部引脚指派到各种嵌入式外围装置。根据实施例，嵌入式装置可包括多个处理器核心，所述处理器核心各自包括多个外围装置，其中每一外围装置可包括输出；壳体，其包括多个可指派外部引脚；及每一处理核心的多个外围引脚选择模块，其中每一外围引脚选择模块被配置成经编程而将可指派外部引脚指派到处理器核心中的一者的多个外围装置中的一者。根据进一步实施例，每一外围引脚选择模块可仅通过相关处理核心来编程。根据进一步实施例，每一外围引脚选择模块可包括将输出信号提供到单个外部引脚的多路复用器及与单个处理核心的外围装置的输出耦合的多个输入。根据进一步实施例，每一处理核心可包括不可由其它处理核心存取的存储器。根据进一步实施例，所述存储器可包括快闪存储器及随机存取存储器(RAM)。根据进一步实施例，可通过特殊功能寄存器控制每一外围引脚选择模块。根据进一步实施例，所述特殊功能寄存器可存储器映射到RAM。根据进一步实施例，每一处理核心可具有专门指派到其的数个外部引脚。根据进一步实施例，嵌入式装置可进一步包括可经编程而将外部引脚指派到多个处理核心中的任一者的所有权逻辑。根据进一步实施例，外部引脚的所有权可编程于存储到快闪存储器中的配置位中。根据另一实施例，用于选择包括多处理核心的嵌入式装置中的外部引脚的输出功能的方法可包括以下步骤：将多个处理器核心及多个相关外围装置布置于具有多个外部引脚的壳体内的单个芯片上，其中每一外围装置可包括输出；将用于每一处理核心的多个外围引脚选择模块布置于所述单个芯片上，且通过相关处理核心编程所述外围引脚选择模块中的至少一者以将可指派外部引脚耦合到相应处理核心的多个外围装置中的一者。根据所述方法的进一步实施例，每一外围引脚选择模块仅通过相关处理核心而编程。根据所述方法的进一步实施例，每一外围引脚选择模块可包括将输出信号提供到单个外部引脚的多路复用器及与单个处理核心的外围装置的输出耦合的多个输入。根据所述方法的进一步实施例，每一处理核心可包括不可由其它处理核心存取的存储器。根据所述方法的进一步实施例，所述存储器可包括快闪存储器及随机存取存储器(RAM)。根据所述方法的进一步实施例，所述方法可进一步包括通过特殊功能寄存器控制每一外围引脚选择模块的步骤。根据所述方法的进一步实施例，所述方法可进一步包括将特殊功能寄存器存储器映射到RAM中的步骤。根据所述方法的进一步实施例，每一处理核心可具有专门指派到其的数个外部引脚。根据所述方法的进一步实施例，所述方法可进一步包括提供可经编程而将外部引脚指派到多个处理核心中的任一者的所有权逻辑的步骤。根据所述方法的进一步实施例，所述方法可进一步包括将外部引脚的所有权数据编程于存储到快闪存储器的配置位中的步骤。附图说明图1展示引脚指派逻辑的实施例的框图；图2展示根据图1的外围引脚选择模块的实施例；图3展示示范性双核心微控制器的框图；及图4展示具有预指派的外部引脚的双核心微控制器的另一实施例。具体实施方式因此，根据各种实施例，在维持应用灵活性的同时，可将有限数个装置引脚指派到装置中的每一处理器的(若干)外围装置，且提供保护以免来自一个处理器的不经意的干扰影响另一处理器的(若干)装置引脚的功能。根据各种实施例，外围引脚选择(PPS)功能模块允许将某些外部引脚可变地指派到内部功能。PPS模块经实施用于装置上的每一处理器的装置中的每一功能性引脚。根据实施例，可设计布置于具有比处理核心中的每一者的总线宽度更少的引脚的壳体中的多处理器微控制器。因此，28引脚壳体可包括(例如)其中每一核心是32位微处理器核心的双核心微控制器。图1展示具有(例如)四个处理器核心(图1中未展示)的单个芯片微控制器的实施例。提供多个但数目有限的可指派外部引脚150。此外，此装置当然可具有其功能不可被改变的某些固定功能引脚，例如(例如)电源引脚。每一处理器核心与每一外部可指派引脚的其本身的外围引脚选择(PPS)模块120a、b、c、d相关联。每一PPS模块110a、b、c、d包括用于每一功能性装置引脚150的每一处理器的逻辑110(图1中每个处理核心仅展示一个)。因此，存在用于每一功能性装置引脚150及每一处理核心的引脚所有权逻辑(POL)块110。逻辑可(例如)包括配置寄存器130，配置寄存器130控制选择被选为驱动装置引脚150的外围装置的输出的多路复用器140。根据各种实施例，输出选择经复制使得其它电路可确定哪个处理器的外围装置实际上接近相应装置引脚150。图1展示四个示范性外围装置，其中所述外围装置各自被四个处理核心中的一者所拥有。然而，每一处理核心可包括多个外围装置或模块。外围装置可具有输入及/或输出功能。尽管输入可路由到各种外围装置，即使是与不同处理核心相关联的外围装置，但是一个所选择的外围装置的仅一个输出功能可被指派到外部引脚，否则将发生碰撞或冲突。与处理核心相关联的I/O端口根据各种实施例可被视为外围装置或模块且其输出功能因此可指派到外部引脚。在图1的特定实施例中，第一外围装置170与CPU1相关联，第二外围装置175与CPU2相关联，第三外围装置180与CPU3相关联且第四外围装置与CPU4相关联。相应外围引脚选择模块120a、b、c、d经编程以选择多个外围装置中的一者。图1仅展示所述所选择的外围装置。然而，当每一PPS模块120经设计以实际上从其外围装置库中选择外围装置或模块时，每一PPS模块120可连接到相关联CPU的多个外围装置或模块，如将参考图2所详细解释。图1进一步展示与装置中的每一功能性引脚150相关联的POL(引脚所有权逻辑)逻辑的典型实例，其具有经指示的块110。每一引脚150具有通过位于(例如)受保护的存储器(例如快闪存储器)中的配置位130控制的多路复用器140。这些配置位130通过用户经编程而指定哪个处理器可接近在特定装置引脚150上的输出。配置位130控制从由所选择的处理器拥有的预先选择的外围装置中选择数据的相应多路复用器140。此POL块110经复制用于每一功能性装置引脚。图2展示典型PPS模块120的实施例的另一图式。其展示单个PPS模块内的示范性逻辑。本文档来自技高网...

【技术保护点】
一种嵌入式装置，其包括：多个处理器核心，所述处理器核心各自包括多个外围装置，其中每一外围装置可包括输出；壳体，其包括多个可指派外部引脚；及每一处理核心的多个外围引脚选择模块，其中每一外围引脚选择模块被配置成可经编程而将可指派外部引脚指派到所述处理器核心中的一者的多个外围装置中的一者。

【技术特征摘要】
【国外来华专利技术】2014.06.05 US 62/008,265;2015.06.03 US 14/729,4021.一种嵌入式装置，其包括：多个处理器核心，所述处理器核心各自包括多个外围装置，其中每一外围装置可包括输出；壳体，其包括多个可指派外部引脚；及每一处理核心的多个外围引脚选择模块，其中每一外围引脚选择模块被配置成可经编程而将可指派外部引脚指派到所述处理器核心中的一者的多个外围装置中的一者。2.根据权利要求1所述的嵌入式装置，其中每一外围引脚选择模块仅可由所述相关联处理核心编程。3.根据权利要求2所述的嵌入式装置，其中每一外围引脚选择模块包括将输出信号提供到单个外部引脚的多路复用器及与单个处理核心的外围装置的输出耦合的多个输入。4.根据权利要求2所述的嵌入式装置，其中每一处理核心包括不可由其它处理核心存取的存储器。5.根据权利要求4所述的嵌入式装置，其中所述存储器包括快闪存储器及随机存取存储器RAM。6.根据权利要求4所述的嵌入式装置，其中由特殊功能寄存器控制每一外围引脚选择模块。7.根据权利要求6所述的嵌入式装置，其中所述特殊功能寄存器被存储器映射到所述RAM中。8.根据权利要求1所述的嵌入式装置，其中每一处理核心具有专门指派到其的数个外部引脚。9.根据权利要求1所述的嵌入式装置，其进一步包括可经编程而将外部引脚指派到多个处理核心中的任一者的所有权逻辑。10.根据权利要求9所述的嵌入式装置，其中外部引脚的所...

【专利技术属性】
技术研发人员：布赖恩·克里斯，
申请(专利权)人：密克罗奇普技术公司，
类型：发明
国别省市：美国;US