基于FPGA的逻辑IP总线互联实现装置制造方法及图纸

本发明专利技术涉及一种基于FPGA的逻辑IP总线互联实现装置，包括AXI4Lite总线接口互联单元以及逻辑功能封装单元；逻辑功能封装单元包括AXI4Lite总线协议解析模块和寄存器模块；AXI4Lite总线协议解析模块用于将AXI4Lite协议转化为所述逻辑功能封装单元内部的寄存器读/写总线协议；所述寄存器模块用于将所属的逻辑功能封装单元的预设功能、算法转化为参数化控制指令，并将所述参数化控制指令以寄存器的形式实现。本发明专利技术由于IP实现形式所占用的可编程逻辑资源很少，可在不同的FPGA可编程逻辑平台上去实现，通过实现兼容AMBA AXI4Lite标准总线协议，可将不同功能、不同时钟域的逻辑功能IP互连、扩展到兼容AMBA标准总线的片上SOC处理器系统中。

【技术实现步骤摘要】

本专利技术涉及液晶显示
，尤其涉及一种基于FPGA的逻辑IP总线互联实现装置。
技术介绍
在以FPGA可编程逻辑芯片为平台的图像/视频处理方案中，通常包含各种不同算法和功能的图像/视频处理单元，例如模拟前端ADC、图像/视频解码器、测试图样发生器、格式检测、帧缓存、视频缩放、输出串行化等单元模块。为了提高图像/视频处理的实时效率，通常采用流水线设计实现这些模块之间的互连，即一级模块处理完交给下一级处理模块，一环接一环的将数据包传递下去。这里面就会有跨时钟域的问题，例如模拟前端ADC处理的是众多不同的视频接口、不同的视频传输速率，其具有自己的采样转化速率，即工作时钟域；而当进行到视频解码器单元，为了解码PAL或NTSC不同制式的模拟信号，又会采用不同的处理时钟；在帧缓存单元，如采用了非常高速的DDR3存储器，则又要按存储器读/写速率重新制定数据传输接口协议、数据封包规则、数据传输速率，执行数据存储或读出。图像/视频处理流水线中的数据流要跨过很多的功能模块，每个功能模块可能工作在不同的时钟域。在这条流水线中，如果没有一条标准化的数据传输协议，则逻辑功能IP之间的互连将会成为工程师所面临的一个很复杂的问题。而在控制层面，不同逻辑单元的功能寄存器管理着每种特殊算法、功能的实现，以及每种逻辑单元的正常工作流程。如果它们也处于不同的时钟域，则处理器很难控制所有系统单元模块的工作状态，因而需要制定一种标准化的控制总线协议，以将所有不同时钟域的功能寄存器配置单元统一汇总到控制总线上。在以Intel、AMD等处理器为核心的高端电脑主板产品的设计中，通常采用了专用的北桥、南桥芯片解决外部功能单元与处理器之间的速率、接口、协议差异的互联问题。处理器的处理速度不断的提升，而很多外部设备单元的处理速度提升远没有达到处理器的处理速度，因此也产生了很多总线标准解决处理器与某些专用外部设备的性能差异及互联问题，例如ISA、PCI、AGP、PCIe总线等。而在处理器内部也有相应的诸如地址总线、数据总线、控制总线、仲裁单元来解决处理器内部模块之间互联的问题。综上所述，对于一个复杂的数字逻辑单元，内部模块互联的总线标准化实现效率也体现了系统的整体性能、效率，因而现有的亟待解决的技术问题之一为：如何解决不同时钟域的逻辑功能IP与处理器之间的互联问题。
技术实现思路
针对上述技术问题，本专利技术提出如下技术方案：一种基于FPGA的逻辑IP总线互联实现装置，包括AXI4Lite总线接口互联单元以及逻辑功能封装单元；所述AXI4Lite总线接口互联单元用于连接处理器单元与所述逻辑功能封装单元；所述逻辑功能封装单元包括AXI4Lite总线协议解析模块和寄存器模块；所述AXI4Lite总线协议解析模块用于将AXI4Lite协议转化为所述逻辑功能封装单元内部的寄存器读/写总线协议；所述寄存器模块用于将所属的逻辑功能封装单元的预设功能、算法转化为参数化控制指令，并将所述参数化控制指令以寄存器的形式实现。可选地，所述逻辑功能封装单元包括模拟前端AFE单元、视频解码器单元以及输入格式检测单元；所述AFE单元用于将模拟视频信号进行数字化处理；所述视频解码器单元用于将对视频信号进行解码；所述输入格式检测单元用于对视频信号的输入格式进行检测。可选地，所述逻辑功能封装单元具有标准化的寄存器读/写控制总线。可选地，所述寄存器读/写控制总线包含控制读/写指令、地址总线以及数据总线。可选地，所述AXI4Lite总线接口互联单元包括异步FIFO、时钟转换器、多个AXIMaster/Slave接口、多AXI接口协议MUX及映射器。可选地，所述处理器单元包括兼容AMBAAXI4Lite标准总线协议的上层Master单元。可选地，所述AMBAAXI4Lite总线协议包含如下相互独立的通道：读地址通道、读数据通道、写地址通道、写数据通道以及写响应通道。可选地，所述通道两端的接口根据数据传输方向不同分为主接口Master和从接口Slaveinterface。可选地，所述写数据通道的数据传输方向为从所述Masterinterface传向所述Slaveinterface。可选地，所述读数据通道的数据传输方向为从所述Slaveinterface传向所述Masterinterface。本专利技术的基于FPGA的逻辑IP总线互联实现装置，包括AXI4Lite总线接口互联单元以及逻辑功能封装单元，所述AXI4Lite总线接口互联单元用于连接处理器单元与所述逻辑功能封装单元，所述逻辑功能封装单元包括AXI4Lite总线协议解析模块和寄存器模块，所述AXI4Lite总线协议解析模块用于将AXI4Lite协议转化为所述逻辑功能封装单元内部的寄存器读/写总线协议，所述寄存器模块用于将所属的逻辑功能封装单元的预设功能、算法转化为参数化控制指令，并将所述参数化控制指令以寄存器的形式实现，本专利技术由于IP实现形式所占用的可编程逻辑资源很少，可在不同的FPGA可编程逻辑平台上(包括CPLD)去实现，通过实现兼容AMBAAXI4Lite标准总线协议，可将不同功能、不同时钟域的逻辑功能IP互连、扩展到丰富的片上AMBA片上SOC处理器的平台中，特别适合应用于在以FPGA为平台实现图像/视频处理功能、及算法的产品中。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1为本专利技术一个实施例的基于FPGA的逻辑IP总线互联实现装置的结构示意图；图2为本专利技术一个实施例的基于FPGA实现AXI总线协议的系统架构示意图；图3为本专利技术一个实施例的总线协议接口示意框图；图4为本专利技术一个实施例的从Masterinterface向Slaveinterface传输数据的握手信号规则示意图；图5为本专利技术一个实施例的从Slaveinterface向Masterinterface传输数据的握手信号规则示意图。具体实施方式为使本专利技术实施例的目的、技术方案和优点更加清楚，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚地描述，显然，所描述的实施例是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。本专利技术提供的控制总线接口标准化的技术方案，用于解决处理器与不同逻辑功能IP之间的互联问题。总的来说，本专利技术的是通过以下技术方案实现的：通过可编程语言Verilog，在FPGA可编程逻辑资源平台上执行一个接口模块，该模块主要实现的功能就是对AMBAAXI4Lite总线协议进行解析，以实现控制总线接口标准化。本专利技术所要解决的技术问题是如何实现接口总线标准化，因而需要对上层屏蔽掉不同逻辑功能的差异性，因为上层处理器并不需要了解下层互联逻辑功能模块的实现细节，而需要在上层处理器之间仅仅搭建一个标准化的通讯接口，因此除了总线接口标准化，还需要统一逻辑模块内部的控制模式，即采用标准化的寄存器功能控制方式。首先，本文档来自技高网...

【技术保护点】
一种基于FPGA的逻辑IP总线互联实现装置，其特征在于，包括AXI4Lite总线接口互联单元以及逻辑功能封装单元；所述AXI4Lite总线接口互联单元用于连接处理器单元与所述逻辑功能封装单元；所述逻辑功能封装单元包括AXI4Lite总线协议解析模块和寄存器模块；所述AXI4Lite总线协议解析模块用于将AXI4Lite协议转化为所述逻辑功能封装单元内部的寄存器读/写总线协议；所述寄存器模块用于将所属的逻辑功能封装单元的预设功能、算法转化为参数化控制指令，并将所述参数化控制指令以寄存器的形式实现。

【技术特征摘要】
1.一种基于FPGA的逻辑IP总线互联实现装置，其特征在于，包括AXI4Lite总线接口互联单元以及逻辑功能封装单元；所述AXI4Lite总线接口互联单元用于连接处理器单元与所述逻辑功能封装单元；所述逻辑功能封装单元包括AXI4Lite总线协议解析模块和寄存器模块；所述AXI4Lite总线协议解析模块用于将AXI4Lite协议转化为所述逻辑功能封装单元内部的寄存器读/写总线协议；所述寄存器模块用于将所属的逻辑功能封装单元的预设功能、算法转化为参数化控制指令，并将所述参数化控制指令以寄存器的形式实现。2.根据权利要求1所述的装置，其特征在于，所述逻辑功能封装单元包括模拟前端AFE单元、视频解码器单元以及输入格式检测单元；所述AFE单元用于将模拟视频信号进行数字化处理；所述视频解码器单元用于将对视频信号进行解码；所述输入格式检测单元用于对视频信号的输入格式进行检测。3.根据权利要求1所述的装置，其特征在于，所述逻辑功能封装单元具有标准化的寄存器读/写控制总线。4.根据权利要求3所述的装置，其特征在于，所述寄存器读/写控制总线包含...

【专利技术属性】
技术研发人员：张斌，
申请(专利权)人：德为显示科技股份有限公司，
类型：发明
国别省市：北京;11