延迟单元制造技术

本发明专利技术提供了一种延迟单元，该延迟单元至少一个第一PMOS晶体管，第一PMOS晶体管的源极接电源，延迟单元还包括至少一个第二NMOS晶体管，第二NMOS晶体管的栅长大于等于第一PMOS晶体管的栅长，至少一个第二NMOS晶体管中至少有一个第二NMOS晶体管的栅长为第一PMOS晶体管栅长的两倍以上，且每个第二NMOS晶体管包括以下连接关系：第二NMOS晶体管的漏极连接至少一个第一PMOS晶体管的漏极，第二NMOS晶体管的栅极接电源，且第二NMOS晶体管的源极接地；或第二NMOS晶体管的漏极连接至少一个第一PMOS晶体管的漏极，且第二NMOS晶体管的栅极接电源。使通过NMOS晶体管的信号在上升沿被大幅度地延迟，最终在保证SNFP具有足够的读裕度的同时，有效地降低了SNSP的延迟时间过大对器件性能的影响。

【技术实现步骤摘要】

本专利技术涉及集成电路
，具体而言，涉及一种延迟单元。
技术介绍
针对于SRAM和ROM这类存储器，由于SRAM和ROM的存储单元读出数据时是由NMOS晶体管的性能主导的，所以需要该专利技术的延迟单元做时序控制。然而，与双极晶体管不同，在不同的晶片之间以及在不同的批次之间，NMOS晶体管这种金属-氧化物-半导体-场效晶体管(MOSFET)的参数变化很大。为了在一定程度上减轻电路设计任务的困难，工艺工程师们要保证器件的性能在某个范围内，主要以报废超出这个性能范围的芯片的措施来严格控制预期的参数变化。通常提供给设计师的MOS晶体管的性能范围只适用于数字电路并以“工艺角”(ProcessCorner)的形式给出，工艺角的定义如图1所示，速度快的NMOS晶体管和速度快的PMOS晶体管为FNFP；速度快的NMOS晶体管和速度慢的PMOS晶体管为FNSP；速度慢的NMOS晶体管和速度快的PMOS晶体管为SNFP；速度慢的NMOS晶体管和速度慢的PMOS晶体管为SNSP，四个工艺角(即四个工艺临界点)所确定的矩形区域表示可接受的晶片。上述工艺角中SNFP具有最差的读裕度，为了保证SNFP具有足够的读裕度，通常需要有足够的延迟时间，然而由于上述四个工艺角FNFP、FNSP、SNFP和SNSP具有不同的延迟时间，其中SNSP的延迟时间最大，因此在保证SNFP具有足够延迟时间的同时，SNSP的延迟时间会过大，从而会导致器件的性能变差。
技术实现思路
本专利技术的主要目的在于提供一种延迟单元，以解决现有技术中在保证SNFP具有足够的读裕度的同时SNSP的延迟时间过大从而对器件性能造成影响的问题。为了实现上述目的，根据本专利技术的一个方面，提供了一种延迟单元，该延迟单元包括至少一个第一PMOS晶体管，第一PMOS晶体管的源极接电源，延迟单元还包括至少一个第二NMOS晶体管，第二NMOS晶体管的栅长大于等于第一PMOS晶体管的栅长，至少一个第二NMOS晶体管中至少有一个第二NMOS晶体管的栅长为第一PMOS晶体管栅长的两倍以上，且每个第二NMOS晶体管包括以下连接关系：第二NMOS晶体管的漏极连接至少一个第一PMOS晶体管的漏极，第二NMOS晶体管的栅极接电源，且第二NMOS晶体管的源极接地；或第二NMOS晶体管的漏极连接至少一个第一PMOS晶体管的漏极，且第二NMOS晶体管的栅极接电源。进一步地，延迟单元还包括至少一个第一NMOS晶体管，第一NMOS晶体管的漏极接地，第一NMOS晶体管的栅长大于等于第一PMOS晶体管的栅长，且一个第一NMOS晶体管和一个第一PMOS晶体管组成一个CMOS反相器，沿信号的传输方向上的第一个CMOS反相器的输入端为延迟单元的输入端。进一步地，延迟单元还包括至少一个第一NMOS晶体管，且一个第一NMOS晶体管和一个第一PMOS晶体管组成一个CMOS反相器时，每个第二NMOS晶体管包括以下连接关系：第二NMOS晶体管的漏极连接至少一个CMOS反相器中第一PMOS晶体管的漏极，第二NMOS晶体管的栅极接电源，且第二NMOS晶体管的源极接地；或第二NMOS晶体管的漏极连接至少一个CMOS反相器的输出端，且第二NMOS晶体管的栅极接电源。进一步地，至少一个第一NMOS晶体管的栅长是第一PMOS晶体管栅长的两倍以上。进一步地，延迟单元还包括至少一个第二PMOS晶体管，至少一个第二NMOS晶体管中至少有一个第二NMOS晶体管的栅长为第二PMOS晶体管栅长的两倍以上，且第二PMOS晶体管的栅极接地。进一步地，第二NMOS晶体管连接在CMOS反相器的输出端，且第二NMOS晶体管的栅极接电源时，一个第二NMOS晶体管和一个第二PMOS晶体管并联组成一个CMOS传输门。进一步地，至少一个第一PMOS晶体管的漏极连接第二NMOS晶体管的漏极，且第二NMOS晶体管的源极接电源时，至少一个第一PMOS晶体管中的第一PMOS晶体管的漏极还连接CMOS传输门的输入端。进一步地，延迟单元包括多个CMOS反相器，且多个CMOS反相器中的至少一个第一NMOS晶体管的源极连接一个第二NMOS晶体管的漏极。进一步地，CMOS反相器的输出端直接连接有负载。进一步地，延迟单元包括依次连接的多个初级延迟单元，其中，初级延迟单元包括CMOS反相器和负载。进一步地，负载为电容和/或电阻。进一步地，延迟单元还包括依次连接的与非门和变频器，与非门的输入端连接沿信号的传输方向上的最后一个CMOS反相器的输出端，且变频器的输出端为延迟单元的输出端。应用本专利技术的技术方案，本专利技术提供了一种延迟单元，该延迟单元包括至少一个第一PMOS晶体管和至少一个第二NMOS晶体管，由于第二NMOS晶体管的栅长大于等于第一PMOS晶体管的栅长，至少一个第二NMOS晶体管中至少有一个第二NMOS晶体管的栅长为第一PMOS晶体管栅长的两倍以上，且每个第二NMOS晶体管包括以下连接关系：第二NMOS晶体管的漏极连接至少一个第一PMOS晶体管的漏极，第二NMOS晶体管的栅极接电源，且第二NMOS晶体管的源极接地；或第二NMOS晶体管的漏极连接至少一个第一PMOS晶体管的漏极，且第二NMOS晶体管的栅极接电源。由于本申请的延迟单元中设置有上述连接关系的第二NMOS晶体管，并且对连接于第一PMOS晶体管的第二NMOS晶体管的栅长也进行了调整，从而减少了延迟单元中通过NMOS晶体管的电流，进而使通过NMOS晶体管的信号在上升沿被大幅度地延迟，同时使通过PMOS晶体管的电流基本保持不变，从而使通过PMOS晶体管的信号在下降沿仅被极小幅度地延迟，最终在保证SNFP具有足够的读裕度的同时，有效地降低了SNSP的延迟时间过大对器件性能的影响。附图说明构成本申请的一部分的说明书附图用来提供对本专利技术的进一步理解，本专利技术的示意性实施例及其说明用于解释本专利技术，并不构成对本专利技术的不当限定。在附图中：图1示出了现有技术中MOS晶体管的工艺角的示意图；图2示出了本专利技术中一种延迟单元的电路图；以及图3示出了本专利技术中另一种延迟单元的电路图。具体实施方式需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本专利技术。需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。为了便于描述，在这里可以使用空间相对术语，如“在……之上”、“在……上方”、“在……上表面”、“上面的”等，用来描述如在图中所示的一个器件或特征与其他器件或特征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置，则描述为“在其他器件或构造上方”或“在其他器件或构造之上”的器件之后将被定位为“在其他器件或构造下方”或“在其他器件或构造之下”。因而，示例性术语“在……上方”可以包括“在……上方”和“在……下方”两种方位。该器件也可以其他不同方式定位(旋本文档来自技高网...

【技术保护点】
一种延迟单元，其特征在于，包括至少一个第一PMOS晶体管，所述第一PMOS晶体管的源极接电源，所述延迟单元还包括至少一个第二NMOS晶体管(120)，所述第二NMOS晶体管(120)的栅长大于等于所述第一PMOS晶体管的栅长，所述至少一个第二NMOS晶体管(120)中至少有一个第二NMOS晶体管(120)的栅长为所述第一PMOS晶体管栅长的两倍以上，且每个所述第二NMOS晶体管(120)包括以下连接关系：所述第二NMOS晶体管(120)的漏极连接至少一个所述第一PMOS晶体管的漏极，所述第二NMOS晶体管(120)的栅极接电源，且所述第二NMOS晶体管(120)的源极接地；或所述第二NMOS晶体管(120)的漏极连接至少一个所述第一PMOS晶体管的漏极，且所述第二NMOS晶体管(120)的栅极接电源。

【技术特征摘要】
1.一种延迟单元，其特征在于，包括至少一个第一PMOS晶体管，所述第一PMOS晶体管的源极接电源，所述延迟单元还包括至少一个第二NMOS晶体管(120)，所述第二NMOS晶体管(120)的栅长大于等于所述第一PMOS晶体管的栅长，所述至少一个第二NMOS晶体管(120)中至少有一个第二NMOS晶体管(120)的栅长为所述第一PMOS晶体管栅长的两倍以上，且每个所述第二NMOS晶体管(120)包括以下连接关系：所述第二NMOS晶体管(120)的漏极连接至少一个所述第一PMOS晶体管的漏极，所述第二NMOS晶体管(120)的栅极接电源，且所述第二NMOS晶体管(120)的源极接地；或所述第二NMOS晶体管(120)的漏极连接至少一个所述第一PMOS晶体管的漏极，且所述第二NMOS晶体管(120)的栅极接电源。2.根据权利要求1所述的延迟单元，其特征在于，所述延迟单元还包括至少一个第一NMOS晶体管，所述第一NMOS晶体管的漏极接地，所述第一NMOS晶体管的栅长大于等于所述第一PMOS晶体管的栅长，且一个所述第一NMOS晶体管和一个所述第一PMOS晶体管组成一个CMOS反相器(110)，沿信号的传输方向上的第一个所述CMOS反相器(110)的输入端为所述延迟单元的输入端。3.根据权利要求2所述的延迟单元，其特征在于，所述延迟单元还包括至少一个第一NMOS晶体管，且一个所述第一NMOS晶体管和一个所述第一PMOS晶体管组成一个CMOS反相器(110)时，每个所述第二NMOS晶体管(120)包括以下连接关系：所述第二NMOS晶体管(120)的漏极连接至少一个所述CMOS反相器(110)中所述第一PMOS晶体管的漏极，所述第二NMOS晶体管(120)的栅极接电源，且所述第二NMOS晶体管(120)的源极接地；或所述第二NMOS晶体管(120)的漏极连接至少一个所述CMOS反相器(110)的输出端，且所述第二NMOS晶体管(120)的栅极接电源。4.根据权利要求2所述的延迟单元，其特征在于，至少一个所述第一NMO...

【专利技术属性】
技术研发人员：李智，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31