本发明专利技术公开了一种DRM/DRM+接收机的Viterbi解码器的硬件设计方法，特点是由四个加-比较-选择单元组成4-ACS并行流水线架构，采用分组交叉存储方式的状态路径度量存储单元，幸存路径信息读写控制器与片外ddr高速数据交互，回溯输出四个主要硬件模块所组成，在时钟频率48MHZ条件下，DRM/DRM+能够满足实时解码，片上RAM与逻辑资源消耗几乎最少，DRM/DRM+接收机方案成本几乎最低。Viterbi解码器的硬件设计采用定点运算器来实现，与采用32位单精度浮点算法器回溯输出比特流结果完全一致，不仅降低了计算复杂度，又节省了片上逻辑资源，更有利于硬件来实现。
【技术实现步骤摘要】
本专利技术涉及一种DRM/DRM+接收机中的Viterbi解码器的硬件设计方法，主要针对最复杂的HMMIX(64-QAM多级映射方式)信道编码方式的MSC(主服务信道)的DRM信道，尤其是DRM+移动电视广播的信道。
技术介绍
DRM(Digital Radio Mondiale：全球数字无线广播)是原来AM广播的数字化标准，用于30MHz以下频段的长波、中波和短波音频广播。2001年9月，国际电信同盟(International Telecommunications Union，ITU)、国际电子技术委员会International Electro technical Committee，IEC)和欧洲无线电通讯标准学会(European Telecommunications Standards Institute，ETSI)共同发布了DRM(Digital Radio Mondiale)数字广播标准，从而规范了全球在30MHz以下数字音频广播。欧洲无线电通讯标准学会(ETSI)并不满足于30MHz以下频段的音频广播，在2005年3月，他们开始将DRM系统的频段扩充到VHF(甚高频)频段，高达108MHz，这就是所谓的DRM+，在2009年8月31日，DRM+已经成为欧洲电信标准协会的官方广播标准。这个名字是ETSI ES 201 980 V3.1.1，这实际上是新版本的DRM标准，即DRM+标准，它增加了额外的模式，使得工作频段从30MHz提高到174MHz，更宽的带宽将被使用，这将允许广播电台使用更高的比特率，从而提高音频广播的质量。一个可能的信道带宽为50kHz将允许DRM+提供接近CD的音质。而100kHz信道带宽的DRM+信道有足够的能力进行一个低清晰度0.7Mb/s比特率的移动电视广播，而且在DRM+部署的移动电视广播要比DMB或DVB-H简单。DRM/DRM+数字广播标准即将成为中国调幅短波数字广播标准，市场上对DRM接收机有巨大的需求。目前，成熟的商用DRM接收机价格居高不下，主流方案主要是ARM+DSP或DSP的软件接收方案。本文提出的一种DRM/DRM+接收机中的Viterbi解码器的硬件设计方法，面向DRM/DRM+专用解码芯片的Viterbi解码器设计，为高性能、低成本、低功耗的DRM/DRM+专用解码芯片研制成功提供了一种硬件设计方案。在硬件实现方式中，Viterbi硬件解码器设计架构分为串行与并行两种架构。串行架构，数据处理速度慢，数据吞吐量小，这种架构适合低码率的解码情况，但是，占用的资源少；并行架构数据处理速度快，数据吞吐量大，这种架构适合高码率的解码情况，但是，占用的面积大。本文所设计的Viterbi硬件解码器采用串并结合的架构，计算状态 路径度量与路径信息由四个ACS单元流水线加速处理，这属于并行结构；Viterbi解码器内部模块由主控制器进行异步串行控制方法，这属于串行结构，很好地解决了面积与速度的关系，符合IC设计的折衷原则。在计算路径度量与路径信息单元设计中，ACS一般都是采用浮点运算器的流水线方式，需要的流水线级数较长，消耗的逻辑单元也较多；本文采用定点运算器八级流水线方式，片上逻辑资源做到尽量少，选择四个ACS并行和合理调度发射，提高了硬件利用率和数据处理吞吐量。在Viterbi解码运算过程中，有大量64位幸存路径信息需要保存与读取，数据通常都是上千个，在DRM+移动电视广播标准中甚至有上万个，全部存储在片上单口RAM中，会增加芯片的面积与功耗；要是存储在片外的SRAM，由于成本的原因，也不切实际。本文通过幸存路径信息读写控制器的设计，Viterbi解码过程中产生的庞大的幸存路径信息数据量与片外ddr进行高速数据交互，既保证Viterbi解码器解码速度不受影响，又大大减少了芯片的面积。Viterbi硬件解码器的硬件设计中，一般都是32位单精度浮点算法器来保证运算精度，本文采用定点算法器来实现，回溯输出的比特流结果与32位单精度浮点算法器完全一致。
技术实现思路
本专利技术所要解决的技术问题是提供一种DRM/DRM+接收机中的Viterbi解码器的硬件设计方法，在时钟频率48MHZ条件下，DRM/DRM+能够满足实时解码，片上RAM与逻辑资源消耗几乎最少，DRM/DRM+接收机方案成本几乎最低。本专利技术解决上述问题所采用的技术方案为：一种DRM/DRM+接收机中的Viterbi解码器的硬件设计方法，包括以下主要的硬件设计方法：1、一个ACS单元由两个无符号定点加法器、一个无符号定点比较器、一个无符号选择器组成八级流水线方式来处理连续输入序列的两个前向状态路径度量与两个分支度量信息，经过八个时钟周期，输出序列的当前状态路径信息连续写回路径信息存储单元，同时，输出序列的当前状态路径度量连续写回路径度量存储单元。2、由四个ACS单元组成4-ACS并行架构的流水线调度方式，结合状态路径度量存储单元的分组交叉存储方式，有效避免了同一状态下对路径度量存储单元读写操作的冲突，只需二十五个时钟周期完成当前状态路径度量与路径信息的计算与存储功能。3、针对4-ACS并行架构的流水线调度方式，状态路径度量存储单元采用分组交叉的存储方式，A组用4个18X8的双口RAM，B组用4个18X8的单口RAM。4、幸存路径信息读写控制器的设计，使Viterbi解码过程中产生的庞大的幸存路径 信息数据量快速与片外ddr进行高速数据交互，实现了计算所有接收到比特流的状态路径信息单元工作结束到回溯输出单元开始工作的无延时切换控制，同时，保证回溯输出单元完成最大似然路径的扫描输出速度不变。所述的一种DRM/DRM+接收机中的Viterbi解码器的硬件设计方法，整个Viterbi解码器硬件设计中所设计的运算器都是采用定点运算器，与采用32位单精度浮点算法器回溯输出比特流结果完全一致。与现有技术相比，本专利技术的优点在于：1)本专利技术方法采用八级流水线方式的定点ACS单元所需逻辑资源，不到采用32位单精度浮点多级流水线ACS单元所需逻辑资源的50％。2)本专利技术方法采用分组交叉存储方式的路径度量存储单元所需片上RAM资源，不到普通存储方式所需片上RAM资源的25％。3)本专利技术方法的幸存路径信息高速读写控制器的设计，取代了现有技术将所有的幸存路径信息存放到片上64位宽、几万深度的片上单口RAM或片外SRAM方案，并保证Viterbi解码器解码速度不受影响。4)本专利技术方法所设计的Viterbi硬件解码器采用串并结合的架构，计算状态路径度量与路径信息由四个ACS单元并行流水线加速处理，Viterbi解码器内部模块由主控制器进行异步串行控制方法，很好地解决了面积与速度的关系，符合IC设计的折衷原则，既满足了实时解码的要求，又使所需逻辑资源不超过完全串行结构所需逻辑资源的20％。附图说明图1为八级流水线方式ACS结构图图2为4-ACS流水线调度方式图图3为交叉分组的路径度量存储单元结构图图4为幸存路径信息读/写控制器的读写控制流程图具体实施方式以下结合附图实施例对本专利技术作进一步详细描述。1、图1所示，一个ACS单元由两个18位无符号定点加法器、一个18位无符号定点比较器、一个18位无符号选择器本文档来自技高网...
【技术保护点】
一种DRM/DRM+接收机中的Viterbi解码器的硬件设计方法，包括以下主要的硬件设计方法：1)、一个ACS单元由两个无符号定点加法器、一个无符号定点比较器、一个无符号选择器组成八级流水线方式来处理连续输入序列的的两个前向状态路径度量与两个分支度量信息，经过八个时钟周期，输出序列的当前状态路径信息连续写回路径信息存储单元，同时，输出序列的当前状态路径度量连续写回状态路径度量存储单元。2)、由四个ACS单元组成4‑ACS并行架构的流水线调度方式，结合状态路径度量存储单元的分组交叉存储方式，有效避免了同一状态下对路径度量存储单元读写操作的冲突，只需二十五个时钟周期完成当前状态路径度量与路径信息的计算与存储功能。3)、针对4‑ACS并行架构的流水线调度方式，状态路径度量存储单元采用分组交叉的存储方式，A组由4个18X8(位宽18、深度为8)的双口RAM组成，B组由4个18X8的单口RAM组成，其特征在于所需片上RAM资源做到最少，利用率最高。4)、幸存路径信息读写控制器的设计，使Viterbi解码过程中产生的庞大的幸存路径信息数据量快速与片外ddr进行高速数据交互，取代了需要片上64位宽、几万深度的单口RAM或者片外SRAM(静态随机存取存储器)实现方案，实现了计算所有接收到比特流的状态路径信息单元工作结束到回溯输出单元开始工作的无延时切换控制，同时，保证回溯输出单元完成最大似然路径的扫描输出速度不变，其特征在于既保证Viterbi解码器解码速度不受影响，又大大减少了芯片的面积。...
【技术特征摘要】
1.一种DRM/DRM+接收机中的Viterbi解码器的硬件设计方法，包括以下主要的硬件设计方法：1)、一个ACS单元由两个无符号定点加法器、一个无符号定点比较器、一个无符号选择器组成八级流水线方式来处理连续输入序列的的两个前向状态路径度量与两个分支度量信息，经过八个时钟周期，输出序列的当前状态路径信息连续写回路径信息存储单元，同时，输出序列的当前状态路径度量连续写回状态路径度量存储单元。2)、由四个ACS单元组成4-ACS并行架构的流水线调度方式，结合状态路径度量存储单元的分组交叉存储方式，有效避免了同一状态下对路径度量存储单元读写操作的冲突，只需二十五个时钟周期完成当前状态路径度量与路径信息的计算与存储功能。3)、针对4-ACS并行架构的流水线调度方式，状态路径度量存储单元采用分组交叉的存储方式，A组由4个18X8(位宽18、深度为8)的双口...
【专利技术属性】
技术研发人员：龚迪军，黄晁，郑云龙，
申请(专利权)人：宁波中国科学院信息技术应用研究院，宁波中科集成电路设计中心有限公司，
类型：发明
国别省市：浙江;33
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